cc2420interface.tan.rpt

对cc2420无线模块的接口。接受到的数据都使用双口ROM的方式与后台核心控制部分传送。

; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; mainclk         ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; write_fifo_in   ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'mainclk'                                                                                                                                                                                                                                     ;
+-----------------------------------------+-----------------------------------------------------+------------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                   ; To                    ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 42.67 MHz ( period = 23.436 ns )                    ; fifo_w_count[0]        ; si_buf                ; mainclk    ; mainclk  ; None                        ; None                      ; 11.629 ns               ;
; N/A                                     ; 44.94 MHz ( period = 22.252 ns )                    ; fifo_w_count[9]        ; si_buf                ; mainclk    ; mainclk  ; None                        ; None                      ; 11.035 ns               ;
; N/A                                     ; 46.65 MHz ( period = 21.434 ns )                    ; fifo_w_count[5]        ; si_buf                ; mainclk    ; mainclk  ; None                        ; None                      ; 10.624 ns               ;
; N/A                                     ; 46.71 MHz ( period = 21.408 ns )                    ; fifo_w_count[3]        ; si_buf                ; mainclk    ; mainclk  ; None                        ; None                      ; 10.613 ns               ;
; N/A                                     ; 47.57 MHz ( period = 21.020 ns )                    ; fifo_w_count[2]        ; si_buf                ; mainclk    ; mainclk  ; None                        ; None                      ; 10.417 ns               ;
; N/A                                     ; 47.79 MHz ( period = 20.926 ns )                    ; fifo_w_count[1]        ; si_buf                ; mainclk    ; mainclk  ; None                        ; None                      ; 10.370 ns               ;
; N/A                                     ; 48.63 MHz ( period = 20.563 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[8]       ; mainclk    ; mainclk  ; None                        ; None                      ; 17.267 ns               ;
; N/A                                     ; 48.67 MHz ( period = 20.547 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[10]      ; mainclk    ; mainclk  ; None                        ; None                      ; 17.255 ns               ;
; N/A                                     ; 48.70 MHz ( period = 20.533 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[9]       ; mainclk    ; mainclk  ; None                        ; None                      ; 17.245 ns               ;
; N/A                                     ; 48.75 MHz ( period = 20.512 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[7]       ; mainclk    ; mainclk  ; None                        ; None                      ; 17.216 ns               ;
; N/A                                     ; 48.86 MHz ( period = 20.468 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[3]       ; mainclk    ; mainclk  ; None                        ; None                      ; 17.170 ns               ;
; N/A                                     ; 48.86 MHz ( period = 20.466 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[11]      ; mainclk    ; mainclk  ; None                        ; None                      ; 17.177 ns               ;
; N/A                                     ; 49.68 MHz ( period = 20.128 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[6]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.839 ns               ;
; N/A                                     ; 49.70 MHz ( period = 20.120 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[12]      ; mainclk    ; mainclk  ; None                        ; None                      ; 16.833 ns               ;
; N/A                                     ; 49.75 MHz ( period = 20.102 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[0]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.803 ns               ;
; N/A                                     ; 49.75 MHz ( period = 20.102 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[1]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.803 ns               ;
; N/A                                     ; 49.80 MHz ( period = 20.081 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[5]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.782 ns               ;
; N/A                                     ; 49.80 MHz ( period = 20.080 ns )                    ; fifo_w_delay_count[12] ; ram_addr_buf[8]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.784 ns               ;
; N/A                                     ; 49.83 MHz ( period = 20.070 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[2]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.774 ns               ;
; N/A                                     ; 49.84 MHz ( period = 20.064 ns )                    ; fifo_w_delay_count[12] ; ram_addr_buf[10]      ; mainclk    ; mainclk  ; None                        ; None                      ; 16.772 ns               ;
; N/A                                     ; 49.88 MHz ( period = 20.050 ns )                    ; fifo_w_delay_count[12] ; ram_addr_buf[9]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.762 ns               ;
; N/A                                     ; 49.93 MHz ( period = 20.029 ns )                    ; fifo_w_delay_count[12] ; ram_addr_buf[7]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.733 ns               ;
; N/A                                     ; 50.00 MHz ( period = 20.002 ns )                    ; fifo_w_delay_count[10] ; ram_addr_buf[4]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.714 ns               ;
; N/A                                     ; 50.04 MHz ( period = 19.985 ns )                    ; fifo_w_delay_count[12] ; ram_addr_buf[3]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.687 ns               ;
; N/A                                     ; 50.04 MHz ( period = 19.983 ns )                    ; fifo_w_delay_count[12] ; ram_addr_buf[11]      ; mainclk    ; mainclk  ; None                        ; None                      ; 16.694 ns               ;
; N/A                                     ; 50.72 MHz ( period = 19.718 ns )                    ; fifo_w_delay_count[8]  ; ram_addr_buf[8]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.425 ns               ;
; N/A                                     ; 50.76 MHz ( period = 19.702 ns )                    ; fifo_w_delay_count[8]  ; ram_addr_buf[10]      ; mainclk    ; mainclk  ; None                        ; None                      ; 16.413 ns               ;
; N/A                                     ; 50.79 MHz ( period = 19.688 ns )                    ; fifo_w_delay_count[8]  ; ram_addr_buf[9]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.403 ns               ;
; N/A                                     ; 50.85 MHz ( period = 19.667 ns )                    ; fifo_w_delay_count[8]  ; ram_addr_buf[7]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.374 ns               ;
; N/A                                     ; 50.86 MHz ( period = 19.663 ns )                    ; fifo_w_delay_count[14] ; ram_addr_buf[8]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.362 ns               ;
; N/A                                     ; 50.90 MHz ( period = 19.647 ns )                    ; fifo_w_delay_count[14] ; ram_addr_buf[10]      ; mainclk    ; mainclk  ; None                        ; None                      ; 16.350 ns               ;
; N/A                                     ; 50.90 MHz ( period = 19.645 ns )                    ; fifo_w_delay_count[12] ; ram_addr_buf[6]       ; mainclk    ; mainclk  ; None                        ; None                      ; 16.356 ns               ;