mapped.pcf

基于xilinx vierex5得pci express dma设计实现。

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// Written by: Map 1.1 on Sun Nov 18 08:21:49 2007
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SCHEMATIC START;
COMP "sys_reset_n" LOCATE = SITE "AC24" LEVEL 1;
COMP "sys_clk_n" LOCATE = SITE "AF3" LEVEL 1;
COMP "sys_clk_p" LOCATE = SITE "AF4" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst"
        LOCATE = SITE "RAMB36_X1Y8" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst"
        LOCATE = SITE "RAMB36_X1Y7" LEVEL 1;
COMP "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOCATE =
        SITE "GTP_DUAL_X0Y1" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst"
        LOCATE = SITE "RAMB36_X1Y6" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst"
        LOCATE = SITE "RAMB36_X1Y5" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst"
        LOCATE = SITE "RAMB36_X1Y9" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/arb_inst/completion_available"
        LOCATE = SITE "SLICE_X58Y26" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_elec_idle_reg<1>"
        LOCATE = SITE "SLICE_X58Y49" LEVEL 1;
COMP "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg<9>"
        LOCATE = SITE "SLICE_X58Y50" LEVEL 1;
COMP "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg<2>"
        LOCATE = SITE "SLICE_X58Y51" LEVEL 1;
COMP "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg<1>"
        LOCATE = SITE "SLICE_X58Y52" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/management_interface/mgmt_rdata_d1<3>"
        LOCATE = SITE "SLICE_X59Y25" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/tx_bridge/tx_bridge/trn_tdst_rdy_n"
        LOCATE = SITE "SLICE_X59Y36" LEVEL 1;
COMP "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg<11>"
        LOCATE = SITE "SLICE_X59Y49" LEVEL 1;
COMP "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg<10>"
        LOCATE = SITE "SLICE_X59Y50" LEVEL 1;
COMP
        "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_elec_idle_reg<0>"
        LOCATE = SITE "SLICE_X59Y51" LEVEL 1;
COMP "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg<0>"
        LOCATE = SITE "SLICE_X59Y52" LEVEL 1;
PIN ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<24> = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep" PINNAME CRMUSERCLK;
PIN ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<25> = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep" PINNAME CRMUSERCLKRXO;
PIN ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<26> = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep" PINNAME CRMUSERCLKTXO;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo_pins<184>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo"
        PINNAME RDCLKL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo_pins<185>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo"
        PINNAME RDCLKU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo_pins<188>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo"
        PINNAME RDRCLKL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo_pins<189>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo"
        PINNAME RDRCLKU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo_pins<252>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo"
        PINNAME WRCLKL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo_pins<253>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/ll_bridge/rx_bridge/fifo_inst/rx_fifo"
        PINNAME WRCLKU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst_pins<72>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME CLKBL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst_pins<73>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME CLKBU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst_pins<228>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME REGCLKBL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst_pins<229>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME REGCLKBU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst_pins<72>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME CLKBL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst_pins<73>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME CLKBU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst_pins<228>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME REGCLKBL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst_pins<229>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_rx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME REGCLKBU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst_pins<70>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME CLKAL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst_pins<71>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME CLKAU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst_pins<226>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME REGCLKAL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst_pins<227>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst"
        PINNAME REGCLKAU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst_pins<70>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME CLKAL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst_pins<71>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME CLKAU;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst_pins<226>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME REGCLKAL;
PIN
        ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst_pins<227>
        = BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[1].ram_tdp2_inst"
        PINNAME REGCLKAU;
TIMEGRP ep_BU2_U0_pcie_ep0_pcie_blk_clocking_i_clkout1 = BEL
        "ep/BU2/U0/pcie_ep0/trn_lnk_up_n_reg" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<24>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<25>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<26>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<24>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<25>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<26>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<24>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<25>" PIN
        "ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep_pins<26>" BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_req_q"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/allow_int"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_rdyx"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_assert_n_q"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_0"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_1"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_2"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_3"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_4"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_5"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_6"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/cfg_interrupt_di_q_7"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_0"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_1"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_2"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_3"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_4"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_5"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_6"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_vector_7"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/intr_rdy_q"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/state_FFd2"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/interrupt_interface/u_cmm_intr/state_FFd1"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_signaledsystemerror"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_receivedtargetabort"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_receivedmasterabort"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_detectedparityerror"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_detectedfatal"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_unsupportedreq"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_0"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_1"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_2"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_3"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_4"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_5"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_6"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_7"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_8"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_9"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_10"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_11"
        BEL
        "ep/BU2/U0/pcie_ep0/pcie_blk_if/cf_bridge/error_manager/reg_cmt_wr_hdr_12"
        BEL