📄 routed.twr
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Phase Error (PE): 0.000ns Maximum Data Path: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst to ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep Location Delay type Delay(ns) Physical Resource Logical Resource(s) ---------------------------------------------------- ------------------- RAMB36_X1Y6.DOBDOU13 Trcko_DOB 0.818 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst PCIE_X0Y0.MIMTXBRDATA27 net (fanout=1) 2.864 ep/BU2/U0/pcie_ep0/pcie_blk/mim_tx_brdata<27> PCIE_X0Y0.CRMCORECLK Tpcidck_TXRAM 0.217 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ---------------------------------------------------- --------------------------- Total 3.899ns (1.035ns logic, 2.864ns route) (26.5% logic, 73.5% route)--------------------------------------------------------------------------------Slack: 0.067ns (requirement - (data path - clock path skew + uncertainty)) Source: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst (RAM) Destination: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep (CPU) Requirement: 4.000ns Data Path Delay: 3.898ns (Levels of Logic = 0) Clock Path Skew: 0.000ns Source Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 0.000ns Destination Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 4.000ns Clock Uncertainty: 0.035ns Clock Uncertainty: 0.035ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE Total System Jitter (TSJ): 0.070ns Total Input Jitter (TIJ): 0.000ns Discrete Jitter (DJ): 0.000ns Phase Error (PE): 0.000ns Maximum Data Path: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst to ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep Location Delay type Delay(ns) Physical Resource Logical Resource(s) ---------------------------------------------------- ------------------- RAMB36_X1Y6.DOBDOU12 Trcko_DOB 0.818 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst PCIE_X0Y0.MIMTXBRDATA25 net (fanout=1) 2.888 ep/BU2/U0/pcie_ep0/pcie_blk/mim_tx_brdata<25> PCIE_X0Y0.CRMCORECLK Tpcidck_TXRAM 0.192 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ---------------------------------------------------- --------------------------- Total 3.898ns (1.010ns logic, 2.888ns route) (25.9% logic, 74.1% route)--------------------------------------------------------------------------------Slack: 0.109ns (requirement - (data path - clock path skew + uncertainty)) Source: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst (RAM) Destination: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep (CPU) Requirement: 4.000ns Data Path Delay: 3.856ns (Levels of Logic = 0) Clock Path Skew: 0.000ns Source Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 0.000ns Destination Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 4.000ns Clock Uncertainty: 0.035ns Clock Uncertainty: 0.035ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE Total System Jitter (TSJ): 0.070ns Total Input Jitter (TIJ): 0.000ns Discrete Jitter (DJ): 0.000ns Phase Error (PE): 0.000ns Maximum Data Path: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst to ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep Location Delay type Delay(ns) Physical Resource Logical Resource(s) ----------------------------------------------------- ------------------- RAMB36_X1Y9.DOBDOL5 Trcko_DO 0.922 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_retry/generate_sdp.ram_sdp_inst PCIE_X0Y0.MIMDLLBRDATA42 net (fanout=1) 2.873 ep/BU2/U0/pcie_ep0/pcie_blk/mim_dll_brdata<42> PCIE_X0Y0.CRMCORECLK Tpcidck_DLRETRY 0.061 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ----------------------------------------------------- --------------------------- Total 3.856ns (0.983ns logic, 2.873ns route) (25.5% logic, 74.5% route)--------------------------------------------------------------------------------Slack: 0.114ns (requirement - (data path - clock path skew + uncertainty)) Source: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep (CPU) Destination: ep/BU2/U0/pcie_ep0/pcie_blk/prod_fixes_I/upcfgcap_cycle (FF) Requirement: 4.000ns Data Path Delay: 3.851ns (Levels of Logic = 1) Clock Path Skew: 0.000ns Source Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 0.000ns Destination Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 4.000ns Clock Uncertainty: 0.035ns Clock Uncertainty: 0.035ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE Total System Jitter (TSJ): 0.070ns Total Input Jitter (TIJ): 0.000ns Discrete Jitter (DJ): 0.000ns Phase Error (PE): 0.000ns Maximum Data Path: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep to ep/BU2/U0/pcie_ep0/pcie_blk/prod_fixes_I/upcfgcap_cycle Location Delay type Delay(ns) Physical Resource Logical Resource(s) ---------------------------------------------------- ------------------- PCIE_X0Y0.L0LTSSMSTATE2 Tpcicko_LTSMM 1.831 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep SLICE_X55Y48.A2 net (fanout=3) 1.410 ep/BU2/U0/pcie_ep0/fe_l0_ltssm_state<2> SLICE_X55Y48.A Tilo 0.094 ep/BU2/U0/pcie_ep0/pcie_blk/prod_fixes_I/upcfgcap_cycle_and0000 ep/BU2/U0/pcie_ep0/pcie_blk/prod_fixes_I/upcfgcap_cycle_and00001 SLICE_X53Y48.CE net (fanout=1) 0.287 ep/BU2/U0/pcie_ep0/pcie_blk/prod_fixes_I/upcfgcap_cycle_and0000 SLICE_X53Y48.CLK Tceck 0.229 ep/BU2/U0/pcie_ep0/pcie_blk/prod_fixes_I/upcfgcap_cycle ep/BU2/U0/pcie_ep0/pcie_blk/prod_fixes_I/upcfgcap_cycle ---------------------------------------------------- --------------------------- Total 3.851ns (2.154ns logic, 1.697ns route) (55.9% logic, 44.1% route)--------------------------------------------------------------------------------Slack: 0.116ns (requirement - (data path - clock path skew + uncertainty)) Source: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst (RAM) Destination: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep (CPU) Requirement: 4.000ns Data Path Delay: 3.849ns (Levels of Logic = 0) Clock Path Skew: 0.000ns Source Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 0.000ns Destination Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 4.000ns Clock Uncertainty: 0.035ns Clock Uncertainty: 0.035ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE Total System Jitter (TSJ): 0.070ns Total Input Jitter (TIJ): 0.000ns Discrete Jitter (DJ): 0.000ns Phase Error (PE): 0.000ns Maximum Data Path: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst to ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep Location Delay type Delay(ns) Physical Resource Logical Resource(s) ---------------------------------------------------- ------------------- RAMB36_X1Y6.DOBDOL12 Trcko_DOB 0.818 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst ep/BU2/U0/pcie_ep0/pcie_blk/pcie_mim_wrapper_i/bram_tl_tx/generate_tdp2[0].ram_tdp2_inst PCIE_X0Y0.MIMTXBRDATA24 net (fanout=1) 2.811 ep/BU2/U0/pcie_ep0/pcie_blk/mim_tx_brdata<24> PCIE_X0Y0.CRMCORECLK Tpcidck_TXRAM 0.220 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ---------------------------------------------------- --------------------------- Total 3.849ns (1.038ns logic, 2.811ns route) (27.0% logic, 73.0% route)--------------------------------------------------------------------------------Slack: 0.119ns (requirement - (data path - clock path skew + uncertainty)) Source: ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_rx_data_k_reg_1 (FF) Destination: ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep (CPU) Requirement: 4.000ns Data Path Delay: 3.846ns (Levels of Logic = 0) Clock Path Skew: 0.000ns Source Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 0.000ns Destination Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 4.000ns Clock Uncertainty: 0.035ns Clock Uncertainty: 0.035ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE Total System Jitter (TSJ): 0.070ns Total Input Jitter (TIJ): 0.000ns Discrete Jitter (DJ): 0.000ns Phase Error (PE): 0.000ns Maximum Data Path: ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_rx_data_k_reg_1 to ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep Location Delay type Delay(ns) Physical Resource Logical Resource(s) ---------------------------------------------------- ------------------- SLICE_X52Y25.AQ Tcko 0.471 ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_rx_data_k_reg<1> ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_rx_data_k_reg_1 PCIE_X0Y0.PIPERXDATAKL1 net (fanout=1) 3.131 ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_rx_data_k_reg<1> PCIE_X0Y0.CRMCORECLK Tpcicck_MGT 0.244 ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ep/BU2/U0/pcie_ep0/pcie_blk/pcie_ep ---------------------------------------------------- --------------------------- Total 3.846ns (0.715ns logic, 3.131ns route) (18.6% logic, 81.4% route)--------------------------------------------------------------------------------Slack: 0.129ns (requirement - (data path - clock path skew + uncertainty)) Source: ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg_10 (FF) Destination: ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i (HSIO) Requirement: 2.000ns Data Path Delay: 1.836ns (Levels of Logic = 0) Clock Path Skew: 0.000ns Source Clock: ep/BU2/U0/pcie_ep0/core_clk rising at 0.000ns Destination Clock: ep/BU2/U0/pcie_ep0/core_clk falling at 2.000ns Clock Uncertainty: 0.035ns Clock Uncertainty: 0.035ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE Total System Jitter (TSJ): 0.070ns Total Input Jitter (TIJ): 0.000ns Discrete Jitter (DJ): 0.000ns Phase Error (PE): 0.000ns Maximum Data Path: ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg_10 to ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i Location Delay type Delay(ns) Physical Resource Logical Resource(s) ----------------------------------------------------- ------------------- SLICE_X59Y50.DQ Tcko 0.450 ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_tx_data_reg<10>⌨️ 快捷键说明
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