📄 t_add_half.v
字号:
module t_Add_half(); wire sum,c_out; reg a,b; Add_half_0_delay M1 (sum,c_out,a,b); initial begin #100 $finish; end initial begin #10 a=0;b=0; #10 b=1; #10 a=1; #10 b=0; end endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -