add_half_0_delay.v

来自「SOPC Builder创建的CPU」· Verilog 代码 · 共 6 行

module Add_half_0_delay(sum,c_out,a,b);
	input a,b;
	output sum,c_out;
	xor(sum,a,b);
	and(c_out,a,b);
	endmodule