2vp4fg256.txt

来自「XILINX memory interface generator. XILI」· 文本 代码 · 共 26 行

#######################################################################################################################
# Area Group Constraint For tap_dly and cal_ctl module #
#######################################################################################################################

INST "%sinfrastructure_top0/cal_top0/cal_ctl0" AREA_GROUP = cal_ctl;
INST "%sinfrastructure_top0/cal_top0/tap_dly0" AREA_GROUP = cal_ctl;
AREA_GROUP "cal_ctl" RANGE = SLICE_X16Y36:SLICE_X25Y49;  
AREA_GROUP "cal_ctl" GROUP = CLOSED;  

###no_dcm
#######################################################################################################################
# DCM , MACRO and BUFG constraints #
#######################################################################################################################

INST "%sinfrastructure_top0/clk_dcm0/DCM_INST1" LOC="DCM_X1Y1";

INST "%sinfrastructure_top0/clk_dcm0/BUFG_CLK0/u1" LOC="BUFGMUX6S";
INST "%sinfrastructure_top0/clk_dcm0/BUFG_CLK90/u1" LOC="BUFGMUX7P";

NET "%sinfrastructure_top0/clk_dcm0/clk0dcm" MAXDELAY = 0.450ns;
NET "%sinfrastructure_top0/clk_dcm0/clk90dcm" MAXDELAY = 0.450ns;
NET "%sinfrastructure_top0/clk_dcm0/clk0d2inv" MAXDELAY = 0.755ns;
NET "%sinfrastructure_top0/clk_dcm0/clk90d2inv" MAXDELAY = 0.755ns;