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字号:
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.WE(fifo_30_wr_en)
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RAM16X1D fifo1_bit28
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RAM16X1D fifo1_bit30
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RAM16X1D fifo0_bit31
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RAM16X1D fifo1_bit31
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.WE(fifo_31_wr_en)
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//- Byte4 instantiation
RAM16X1D fifo0_bit32
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RAM16X1D fifo1_bit32
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RAM16X1D fifo0_bit33
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RAM16X1D fifo1_bit33
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RAM16X1D fifo0_bit34
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.WCLK(dqs4_delayed_col0),
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RAM16X1D fifo1_bit34
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.WE(fifo_41_wr_en)
);
RAM16X1D fifo0_bit35
( .DPO(fifo_40_data_out[3]),
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.WCLK(dqs4_delayed_col0),
.WE(fifo_40_wr_en)
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RAM16X1D fifo1_bit35
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RAM16X1D fifo0_bit36
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RAM16X1D fifo1_bit36
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RAM16X1D fifo0_bit37
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.WCLK(dqs4_delayed_col0),
.WE(fifo_40_wr_en)
);
RAM16X1D fifo1_bit37
( .DPO(fifo_41_data_out[5]),
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.A3(fifo_41_wr_addr[3]),
.D(ddr_dq_in[37]),
.DPRA0(fifo_41_rd_addr[0]),
.DPRA1(fifo_41_rd_addr[1]),
.DPRA2(fifo_41_rd_addr[2]),
.DPRA3(fifo_41_rd_addr[3]),
.WCLK(dqs4_delayed_col0_n),
.WE(fifo_41_wr_en)
);
RAM16X1D fifo0_bit38
( .DPO(fifo_40_data_out[6]),
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.DPRA0(fifo_40_rd_addr[0]),
.DPRA1(fifo_40_rd_addr[1]),
.DPRA2(fifo_40_rd_addr[2]),
.DPRA3(fifo_40_rd_addr[3]),
.WCLK(dqs4_delayed_col0),
.WE(fifo_40_wr_en)
);
RAM16X1D fifo1_bit38
( .DPO(fifo_41_data_out[6]),
.SPO( ), .A0(fifo_41_wr_addr[0]),
.A1(fifo_41_wr_addr[1]),
.A2(fifo_41_wr_addr[2]),
.A3(fifo_41_wr_addr[3]),
.D(ddr_dq_in[38]),
.DPRA0(fifo_41_rd_addr[0]),
.DPRA1(fifo_41_rd_addr[1]),
.DPRA2(fifo_41_rd_addr[2]),
.DPRA3(fifo_41_rd_addr[3]),
.WCLK(dqs4_delayed_col0_n),
.WE(fifo_41_wr_en)
);
RAM16X1D fifo0_bit39
( .DPO(fifo_40_data_out[7]),
.SPO( ), .A0(fifo_40_wr_addr[0]),
.A1(fifo_40_wr_addr[1]),
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.DPRA0(fifo_40_rd_addr[0]),
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.DPRA3(fifo_40_rd_addr[3]),
.WCLK(dqs4_delayed_col0),
.WE(fifo_40_wr_en)
);
RAM16X1D fifo1_bit39
( .DPO(fifo_41_data_out[7]),
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.A2(fifo_41_wr_addr[2]),
.A3(fifo_41_wr_addr[3]),
.D(ddr_dq_in[39]),
.DPRA0(fifo_41_rd_addr[0]),
.DPRA1(fifo_41_rd_addr[1]),
.DPRA2(fifo_41_rd_addr[2]),
.DPRA3(fifo_41_rd_addr[3]),
.WCLK(dqs4_delayed_col0_n),
.WE(fifo_41_wr_en)
);
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