spartan3.v

XILINX memory interface generator. XILINX的外部存储器接口。

//
// Copyright (c) 1994 - 2003 Synplicity Inc
// $Header: /syn/cvs/rcs/mappers/xilinx/lib/spartan3.v,v 1.1.6.6.2.5 2004/01/09 01:26:51 vikram Exp $
//

module BSCAN_SPARTAN3(CAPTURE, DRCK1, DRCK2, RESET, SEL1, SEL2, SHIFT, TDI, UPDATE, TDO1, TDO2); // synthesis syn_black_box
input TDO1;
input TDO2;
output CAPTURE;
output DRCK1;
output DRCK2;
output RESET;
output SEL1;
output SEL2;
output SHIFT;
output TDI;
output UPDATE;
endmodule
module BUF(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFCF(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFG(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFGCE(O, CE, I); // synthesis syn_black_box
output O;
input  CE;
input I;
endmodule
module BUFGCE_1(O, CE, I); // synthesis syn_black_box
output O;
input  CE;
input I;
endmodule
module BUFGDLL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFGMUX(O, I0, I1, S); // synthesis syn_black_box
input  I0;
input  I1;
input  S;
output O;
endmodule
module BUFGMUX_1(O, I0, I1, S); // synthesis syn_black_box
input  I0;
input  I1;
input  S;
output O;
endmodule
module BUFGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module CAPTURE_SPARTAN3(CAP, CLK); // synthesis syn_black_box .noprune = 1
input CAP;
input CLK;
endmodule
module CLKDLL (CLK0, CLK180, CLK270, CLK2X, CLK90, CLKDV, LOCKED, CLKFB, CLKIN, RST); // synthesis syn_black_box
parameter CLKDV_DIVIDE = 2.0;
parameter DUTY_CYCLE_CORRECTION = "TRUE";
parameter FACTORY_JF = 16'hC080;		// non-simulatable
parameter MAXPERCLKIN = 100000;
parameter STARTUP_WAIT = "FALSE";		// non-simulatable
input  CLKFB, CLKIN, RST;
output CLK0, CLK180, CLK270, CLK2X, CLK90, CLKDV, LOCKED;
endmodule
module CLKDLLE (CLK0, CLK180, CLK270, CLK2X, CLK2X180, CLK90, CLKDV, LOCKED, CLKFB, CLKIN, RST); // synthesis syn_black_box
parameter CLKDV_DIVIDE = 2.0;
parameter DUTY_CYCLE_CORRECTION = "TRUE";
parameter FACTORY_JF = 16'hC080;		// non-simulatable
parameter MAXPERCLKIN = 100000;
parameter STARTUP_WAIT = "FALSE";		// non-simulatable
input  CLKFB, CLKIN, RST;
output CLK0, CLK180, CLK270, CLK2X, CLK2X180, CLK90, CLKDV;
output LOCKED;
endmodule
module CLKDLLHF (CLK0, CLK180, CLKDV, LOCKED, CLKFB, CLKIN, RST); // synthesis syn_black_box
parameter CLKDV_DIVIDE = 2.0;
parameter DUTY_CYCLE_CORRECTION = "TRUE";
parameter FACTORY_JF = 16'hFFF0;		// non-simulatable
parameter MAXPERCLKIN = 100000;
parameter STARTUP_WAIT = "FALSE";		// non-simulatable
input  CLKFB, CLKIN, RST;
output CLK0, CLK180, CLKDV, LOCKED;
endmodule
module DCM (
	CLK0, CLK180, CLK270, CLK2X, CLK2X180, CLK90,
	CLKDV, CLKFX, CLKFX180, LOCKED, PSDONE, STATUS,
	CLKFB, CLKIN, DSSEN, PSCLK, PSEN, PSINCDEC, RST); // synthesis syn_black_box
parameter CLK_FEEDBACK = "1X";
parameter CLKDV_DIVIDE = 2.0;
parameter CLKFX_DIVIDE = 1;
parameter CLKFX_MULTIPLY = 4;
parameter CLKIN_DIVIDE_BY_2 = "FALSE";
parameter CLKIN_PERIOD = 0.0;			// non-simulatable
parameter CLKOUT_PHASE_SHIFT = "NONE";
parameter DESKEW_ADJUST = "SYSTEM_SYNCHRONOUS";	// non-simulatable
parameter DFS_FREQUENCY_MODE = "LOW";
parameter DLL_FREQUENCY_MODE = "LOW";
parameter DSS_MODE = "NONE";			// non-simulatable
parameter DUTY_CYCLE_CORRECTION = "TRUE";
parameter FACTORY_JF = 16'hC080;		// non-simulatable
parameter MAXPERCLKIN = 1000000;
parameter MAXPERPSCLK = 100000000;
parameter PHASE_SHIFT = 0;
parameter STARTUP_WAIT = "FALSE";		// non-simulatable
input CLKFB, CLKIN, DSSEN;
input PSCLK, PSEN, PSINCDEC, RST;
output CLK0, CLK180, CLK270, CLK2X, CLK2X180, CLK90;
output CLKDV, CLKFX, CLKFX180, LOCKED, PSDONE;
output [7:0] STATUS;
endmodule
module FD(Q, C, D); // synthesis syn_black_box
output Q;
input C;
input D;
endmodule
module FDC(Q, C, CLR, D); // synthesis syn_black_box
output Q;
input C;
input CLR;
input D;
endmodule
module FDCE(Q, C, CE, CLR, D); // synthesis syn_black_box
output Q;
input C;
input CE;
input CLR;
input D;
endmodule
module FDCE_1(Q, C, CE, CLR, D); // synthesis syn_black_box
output Q;
input C;
input CE;
input CLR;
input D;
endmodule
module FDCP(Q, C, CLR, D, PRE); // synthesis syn_black_box
output Q;
input C;
input CLR;
input D;
input PRE;
endmodule
module FDCPE(Q, C, CE, CLR, D, PRE); // synthesis syn_black_box
output Q;
input C;
input CE;
input CLR;
input D;
input PRE;
endmodule
module FDCPE_1(Q, C, CE, CLR, D, PRE); // synthesis syn_black_box
output Q;
input C;
input CE;
input CLR;
input D;
input PRE;
endmodule
module FDCP_1(Q, C, CLR, D, PRE); // synthesis syn_black_box
output Q;
input C;
input CLR;
input D;
input PRE;
endmodule
module FDC_1(Q, C, CLR, D); // synthesis syn_black_box
output Q;
input C;
input CLR;
input D;
endmodule
module FDDRCPE(Q, C0, C1, CE, CLR, D0, D1, PRE); // synthesis syn_black_box
input  C0;
input C1;
input CE;
input CLR;
input D0;
input D1;
input PRE;
output Q;
endmodule
module FDDRRSE(Q, C0, C1, CE, D0, D1, R, S); // synthesis syn_black_box
input  C0;
input  C1;
input  CE;
input  D0;
input  D1;
input  R;
input  S;
output Q;
endmodule
module FDE(Q, C, CE, D); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
endmodule
module FDE_1(Q, C, CE, D); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
endmodule
module FDP(Q, C, D, PRE); // synthesis syn_black_box
output Q;
input C;
input D;
input PRE;
endmodule
module FDPE(Q, C, CE, D, PRE); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input PRE;
endmodule
module FDPE_1(Q, C, CE, D, PRE); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input PRE;
endmodule
module FDP_1(Q, C, D, PRE); // synthesis syn_black_box
output Q;
input C;
input D;
input PRE;
endmodule
module FDR(Q, C, D, R); // synthesis syn_black_box
output Q;
input C;
input D;
input R;
endmodule
module FDRE(Q, C, CE, D, R); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input R;
endmodule
module FDRE_1(Q, C, CE, D, R); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input R;
endmodule
module FDRS(Q, C, D, R, S); // synthesis syn_black_box
output Q;
input C;
input D;
input R;
input S;
endmodule
module FDRSE(Q, C, CE, D, R, S); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input R;
input S;
endmodule
module FDRSE_1(Q, C, CE, D, R, S); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input R;
input S;
endmodule
module FDRS_1(Q, C, D, R, S); // synthesis syn_black_box
output Q;
input C;
input D;
input R;
input S;
endmodule
module FDR_1(Q, C, D, R); // synthesis syn_black_box
output Q;
input C;
input D;
input R;
endmodule
module FDS(Q, C, D, S); // synthesis syn_black_box
output Q;
input C;
input D;
input S;
endmodule
module FDSE(Q, C, CE, D, S); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input S;
endmodule
module FDSE_1(Q, C, CE, D, S); // synthesis syn_black_box
output Q;
input C;
input CE;
input D;
input S;
endmodule
module FDS_1(Q, C, D, S); // synthesis syn_black_box
output Q;
input C;
input D;
input S;
endmodule
module FD_1(Q, C, D); // synthesis syn_black_box
output Q;
input C;
input D;
endmodule
module GND(G); // synthesis syn_black_box .noprune = 1
output G;
endmodule
module IBUF(O, I); // synthesis syn_black_box
parameter IOSTANDARD="default";
output O;
input I;
endmodule
module IBUFDS(O, I, IB); // synthesis syn_black_box
parameter IOSTANDARD="default";
output O;
input I;
input IB;
endmodule
module IBUFDS_BLVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_LDT_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_LVDSEXT_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_LVDSEXT_33(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_LVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_LVDS_33(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_LVPECL_33(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFDS_ULVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFG(O, I); // synthesis syn_black_box
parameter IOSTANDARD="default";
output O;
input I;
endmodule
module IBUFDS_DIFF_OUT (O, OB, I, IB); // synthesis syn_black_box
parameter IOSTANDARD = "LVDS_25";
output O, OB;
input  I, IB;
endmodule
module IBUFGDS_DIFF_OUT (O, OB, I, IB); // synthesis syn_black_box
parameter IOSTANDARD = "LVDS_25";
output O, OB;
input  I, IB;
endmodule
module IBUFGDS(O, I, IB); // synthesis syn_black_box
parameter IOSTANDARD="default";
output O;
input I;
input IB;
endmodule
module IBUFGDS_BLVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LDT_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDSEXT_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDSEXT_33(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVDS_33(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_LVPECL_33(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFGDS_ULVDS_25(O, I, IB); // synthesis syn_black_box
output O;
input I;
input IB;
endmodule
module IBUFG_AGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTL_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTLP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTLP_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_I_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_III(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_III_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_IV(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_IV_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS33(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_33(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_DV2_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_DV2_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_DV2_25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVDCI_DV2_33(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVTTL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCI33_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCI66_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCIX(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_I_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_II_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL3_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL3_I_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule