virtex2.v

XILINX memory interface generator. XILINX的外部存储器接口。

module IOBUF_LVCMOS25_F_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_F_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_F_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_F_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_F_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_F_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_F_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_S_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_S_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_S_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_S_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_S_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_S_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS25_S_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_F_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_F_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_F_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_F_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_F_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_F_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_F_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_S_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_S_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_S_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_S_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_S_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_S_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS33_S_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_15(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_18(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_25(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_33(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_DV2_15(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_DV2_18(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_DV2_25(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_DV2_33(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_F_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_F_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_F_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_F_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_F_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_F_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_F_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_S_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_S_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_S_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_S_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_S_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_S_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVTTL_S_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCI33_3(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCI66_3(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCIX(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_I(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_II(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_II_DCI(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL3_I(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL3_II(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL3_II_DCI(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module KEEPER(O); // synthesis syn_black_box .noprune = 1
inout O;
endmodule
module LD(Q, D, G); // synthesis syn_black_box
output Q;
input D;
input G;
endmodule
module LDC(Q, CLR, D, G); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
endmodule
module LDCE(Q, CLR, D, G, GE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
endmodule
module LDCE_1(Q, CLR, D, G, GE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
endmodule
module LDCP(Q, CLR, D, G, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input PRE;
endmodule
module LDCPE(Q, CLR, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
input PRE;
endmodule
module LDCPE_1(Q, CLR, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
input PRE;
endmodule
module LDCP_1(Q, CLR, D, G, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input PRE;
endmodule
module LDC_1(Q, CLR, D, G); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
endmodule
module LDE(Q, D, G, GE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
endmodule
module LDE_1(Q, D, G, GE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
endmodule
module LDP(Q, D, G, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input PRE;
endmodule
module LDPE(Q, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input PRE;
endmodule
module LDPE_1(Q, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input PRE;
endmodule
module LDP_1(Q, D, G, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input PRE;
endmodule
module LD_1(Q, D, G); // synthesis syn_black_box
output Q;
input D;
input G;
endmodule
module LUT1(O, I0); // synthesis xc_map=lut syn_black_box
output O;
input I0;
parameter INIT = 2'b0;
assign O = I0 ? INIT[1] : INIT[0];
endmodule
module LUT1_D(O, LO, I0); // synthesis xc_map=lut syn_black_box
output O;
output LO;
input I0;
parameter INIT = 2'b0;
LUT1 d(O, I0);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT1_L(LO, I0); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
parameter INIT = 2'b0;
assign LO = I0 ? INIT[1] : INIT[0];
endmodule
module LUT2(O, I0, I1); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
parameter INIT = 4'b0;
assign O = I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]);
endmodule
module LUT2_D(O, LO, I0, I1); // synthesis xc_map=lut syn_black_box
output O;
output LO;
input I0;
input I1;
parameter INIT = 4'b0;
LUT2 d(O, I0, I1);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT2_L(LO, I0, I1); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
input I1;
parameter INIT = 4'b0;
assign LO = I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]);
endmodule
module LUT3(O, I0, I1, I2); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
input I2;
parameter INIT = 8'b0;
assign O = I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]));
endmodule
module LUT3_D(O, LO, I0, I1, I2); // synthesis xc_map=lut syn_black_box
output O;
output LO;
input I0;
input I1;