📄 cy62256vso.fit.rpt
字号:
; DATA[1]~reg0 ; 2 ;
; DATA[2]~reg0 ; 2 ;
; DATA[3]~reg0 ; 2 ;
; DATA[4]~reg0 ; 2 ;
; DATA[5]~reg0 ; 2 ;
; DATA[6]~reg0 ; 2 ;
; DATA[7]~reg0 ; 2 ;
; FPGADT[7]~25 ; 1 ;
; FPGADT[6]~26 ; 1 ;
; FPGADT[5]~27 ; 1 ;
; FPGADT[4]~28 ; 1 ;
; FPGADT[3]~29 ; 1 ;
; FPGADT[2]~30 ; 1 ;
; FPGADT[1]~31 ; 1 ;
; FPGADT[0]~32 ; 1 ;
; DATA[7]~24 ; 1 ;
; DATA[6]~25 ; 1 ;
; DATA[5]~26 ; 1 ;
; DATA[4]~27 ; 1 ;
; DATA[3]~28 ; 1 ;
; DATA[2]~29 ; 1 ;
; DATA[1]~30 ; 1 ;
; DATA[0]~31 ; 1 ;
; FPGAADDR[14] ; 1 ;
; FPGAADDR[13] ; 1 ;
; FPGAADDR[12] ; 1 ;
; FPGAADDR[11] ; 1 ;
; FPGAADDR[10] ; 1 ;
; FPGAADDR[9] ; 1 ;
; FPGAADDR[8] ; 1 ;
; FPGAADDR[7] ; 1 ;
; FPGAADDR[6] ; 1 ;
; FPGAADDR[5] ; 1 ;
; FPGAADDR[4] ; 1 ;
; FPGAADDR[3] ; 1 ;
; FPGAADDR[2] ; 1 ;
+----------------+----------------+
+-------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+--------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+--------------------+
; Output enables ; 2 / 10 ( 20 % ) ;
; PIA buffers ; 70 / 1,152 ( 6 % ) ;
; PIAs ; 70 / 1,152 ( 6 % ) ;
+----------------------------+--------------------+
+----------------------------------------------------------------------------+
; LAB External Interconnect ;
+----------------------------------------------+-----------------------------+
; LAB External Interconnects (Average = 2.19) ; Number of LABs (Total = 8) ;
+----------------------------------------------+-----------------------------+
; 0 ; 24 ;
; 1 ; 0 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 3 ;
; 10 ; 3 ;
; 11 ; 1 ;
+----------------------------------------------+-----------------------------+
+----------------------------------------------------------------------+
; LAB Macrocells ;
+----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 1.13) ; Number of LABs (Total = 8) ;
+----------------------------------------+-----------------------------+
; 0 ; 24 ;
; 1 ; 0 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 2 ;
; 5 ; 4 ;
; 6 ; 1 ;
+----------------------------------------+-----------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+---------------------------------------------------------+------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+---------------------------------------------------------+------------------------------------------------------------------------------------------------------+
; A ; LC16 ; FPGAWR ; WR ;
; A ; LC14 ; GLBCLK, DATA[2], FPGACS, FPGARD, FPGAWR, FPGADT[2]~reg0 ; FPGADT[2]~reg0, FPGADT[2] ;
; A ; LC9 ; GLBCLK, DATA[0], FPGACS, FPGARD, FPGAWR, FPGADT[0]~reg0 ; FPGADT[0]~reg0, FPGADT[0] ;
; A ; LC6 ; GLBCLK, FPGARD, FPGAWR, FPGACS, DATA[0]~en ; DATA[0], DATA[1], DATA[2], DATA[3], DATA[4], DATA[5], DATA[6], DATA[7], DATA[0]~en ;
; A ; LC11 ; GLBCLK, FPGARD, FPGAWR, FPGACS, FPGADT[0]~en ; FPGADT[0]~en, FPGADT[0], FPGADT[1], FPGADT[2], FPGADT[3], FPGADT[4], FPGADT[5], FPGADT[6], FPGADT[7] ;
; A ; LC1 ; GLBCLK, FPGADT[0], FPGACS, FPGARD, FPGAWR, DATA[0]~reg0 ; DATA[0], DATA[0]~reg0 ;
; B ; LC25 ; GLBCLK, DATA[1], FPGACS, FPGARD, FPGAWR, FPGADT[1]~reg0 ; FPGADT[1]~reg0, FPGADT[1] ;
; B ; LC27 ; FPGACS ; CS ;
; B ; LC17 ; GLBCLK, FPGADT[2], FPGACS, FPGARD, FPGAWR, DATA[2]~reg0 ; DATA[2], DATA[2]~reg0 ;
; B ; LC21 ; GLBCLK, FPGADT[1], FPGACS, FPGARD, FPGAWR, DATA[1]~reg0 ; DATA[1], DATA[1]~reg0 ;
; C ; LC46 ; FPGARD ; RD ;
; C ; LC41 ; FPGAADDR[1] ; ADDROUT[1] ;
; C ; LC43 ; FPGAADDR[2] ; ADDROUT[2] ;
; C ; LC33 ; GLBCLK, FPGADT[3], FPGACS, FPGARD, FPGAWR, DATA[3]~reg0 ; DATA[3], DATA[3]~reg0 ;
; C ; LC37 ; GLBCLK, DATA[3], FPGACS, FPGARD, FPGAWR, FPGADT[3]~reg0 ; FPGADT[3]~reg0, FPGADT[3] ;
; D ; LC62 ; FPGAADDR[3] ; ADDROUT[3] ;
; D ; LC64 ; FPGAADDR[4] ; ADDROUT[4] ;
; D ; LC57 ; GLBCLK, FPGADT[4], FPGACS, FPGARD, FPGAWR, DATA[4]~reg0 ; DATA[4], DATA[4]~reg0 ;
; D ; LC59 ; GLBCLK, DATA[4], FPGACS, FPGARD, FPGAWR, FPGADT[4]~reg0 ; FPGADT[4]~reg0, FPGADT[4] ;
; E ; LC75 ; FPGAADDR[5] ; ADDROUT[5] ;
; E ; LC78 ; FPGAADDR[6] ; ADDROUT[6] ;
; E ; LC80 ; FPGAADDR[7] ; ADDROUT[7] ;
; E ; LC67 ; GLBCLK, DATA[5], FPGACS, FPGARD, FPGAWR, FPGADT[5]~reg0 ; FPGADT[5]~reg0, FPGADT[5] ;
; E ; LC73 ; GLBCLK, FPGADT[5], FPGACS, FPGARD, FPGAWR, DATA[5]~reg0 ; DATA[5], DATA[5]~reg0 ;
; F ; LC83 ; GLBCLK, FPGADT[6], FPGACS, FPGARD, FPGAWR, DATA[6]~reg0 ; DATA[6], DATA[6]~reg0 ;
; F ; LC91 ; FPGAADDR[10] ; ADDROUT[10] ;
; F ; LC85 ; FPGAADDR[9] ; ADDROUT[9] ;
; F ; LC81 ; GLBCLK, DATA[6], FPGACS, FPGARD, FPGAWR, FPGADT[6]~reg0 ; FPGADT[6]~reg0, FPGADT[6] ;
; F ; LC94 ; FPGAADDR[8] ; ADDROUT[8] ;
; G ; LC110 ; FPGAADDR[13] ; ADDROUT[13] ;
; G ; LC107 ; FPGAADDR[12] ; ADDROUT[12] ;
; G ; LC105 ; FPGAADDR[11] ; ADDROUT[11] ;
; G ; LC99 ; GLBCLK, DATA[7], FPGACS, FPGARD, FPGAWR, FPGADT[7]~reg0 ; FPGADT[7]~reg0, FPGADT[7] ;
; G ; LC101 ; GLBCLK, FPGADT[7], FPGACS, FPGARD, FPGAWR, DATA[7]~reg0 ; DATA[7], DATA[7]~reg0 ;
; H ; LC113 ; FPGAADDR[0] ; ADDROUT[0] ;
; H ; LC115 ; FPGAADDR[14] ; ADDROUT[14] ;
+-----+------------+---------------------------------------------------------+------------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+----------------+
; Option ; Setting ;
+----------------------------------------------+----------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Security bit ; Off ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+----------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
Info: Processing started: Thu Jan 08 18:06:31 2009
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off CY62256VSO -c CY62256VSO
Info: Selected device EPM3512AQC208-7 for design "CY62256VSO"
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Allocated 142 megabytes of memory during processing
Info: Processing ended: Thu Jan 08 18:06:33 2009
Info: Elapsed time: 00:00:02
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