chuanbing.v

来自「自己编写的串并变换的fpga程序」· Verilog 代码 · 共 69 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    10:51:47 10/22/08
// Design Name:    
// Module Name:    chuanbing
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module chuanbing(datain,clkin,hfclk,dataout);//dataout1,dataout2
/*************************************************
  Function:       // chuanbing
  Description:    // 一个两组数据串并转换程序
  Calls:          // 
  Called By:      // xiuzheng
  Table Accessed: // 
  Table Updated:  // 
  Input:          // clkin 时钟 
                  // datain 数据输入 
  Output:         // dataout 数据输出 
						//	clkout  时钟输出
  Return:         // 
  Others:         // 
*************************************************/

input [13:0]datain;
input clkin;
input hfclk;
													 
output reg [27:0]dataout = 0;	
reg [13:0]dataout1 = 0;		
reg [13:0]dataout2 = 0;	

//output reg [13:0]dataout1 = 0;					//数据寄存器
//output reg [13:0]dataout2 = 0;					//数据寄存器


always @(posedge clkin)
begin
  dataout2 <= dataout1;
  dataout1 <= datain;
  
  if(hfclk == 1)
  begin
    dataout <= {dataout2,dataout1};
	 //dataout1 = datain;
  end	
  else 
  begin
    //dataout2 = datain;
  end  
end



endmodule