dp_test.sim.rpt

本程序是用VHDL语言编写的

; Total output ports with no 1/0-value coverage       ; 428          ;
; Total output ports with no 1-value coverage         ; 428          ;
; Total output ports with no 0-value coverage         ; 429          ;
+-----------------------------------------------------+--------------+


The following table displays output ports that toggle between 1 and 0 during simulation.
+------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage                                                  ;
+-----------------------------+-----------------------------+------------------+
; Node Name                   ; Output Port Name            ; Output Port Type ;
+-----------------------------+-----------------------------+------------------+
; |dp_test|data[7]$latch      ; |dp_test|data[7]$latch      ; out              ;
; |dp_test|data[6]$latch      ; |dp_test|data[6]$latch      ; out              ;
; |dp_test|data[5]$latch      ; |dp_test|data[5]$latch      ; out              ;
; |dp_test|data[4]$latch      ; |dp_test|data[4]$latch      ; out              ;
; |dp_test|data[3]$latch      ; |dp_test|data[3]$latch      ; out              ;
; |dp_test|data[2]$latch      ; |dp_test|data[2]$latch      ; out              ;
; |dp_test|data[1]$latch      ; |dp_test|data[1]$latch      ; out              ;
; |dp_test|data[0]$latch      ; |dp_test|data[0]$latch      ; out              ;
; |dp_test|data[0]            ; |dp_test|data[0]            ; out              ;
; |dp_test|data[0]            ; |dp_test|data[0]~result     ; pin_out          ;
; |dp_test|data[1]            ; |dp_test|data[1]            ; out              ;
; |dp_test|data[1]            ; |dp_test|data[1]~result     ; pin_out          ;
; |dp_test|data[2]            ; |dp_test|data[2]            ; out              ;
; |dp_test|data[2]            ; |dp_test|data[2]~result     ; pin_out          ;
; |dp_test|data[3]            ; |dp_test|data[3]            ; out              ;
; |dp_test|data[3]            ; |dp_test|data[3]~result     ; pin_out          ;
; |dp_test|data[4]            ; |dp_test|data[4]            ; out              ;
; |dp_test|data[4]            ; |dp_test|data[4]~result     ; pin_out          ;
; |dp_test|data[5]            ; |dp_test|data[5]            ; out              ;
; |dp_test|data[5]            ; |dp_test|data[5]~result     ; pin_out          ;
; |dp_test|data[6]            ; |dp_test|data[6]            ; out              ;
; |dp_test|data[6]            ; |dp_test|data[6]~result     ; pin_out          ;
; |dp_test|data[7]            ; |dp_test|data[7]            ; out              ;
; |dp_test|data[7]            ; |dp_test|data[7]~result     ; pin_out          ;
; |dp_test|servo_poisition[0] ; |dp_test|servo_poisition[0] ; out              ;
; |dp_test|servo_poisition[1] ; |dp_test|servo_poisition[1] ; out              ;
; |dp_test|servo_poisition[2] ; |dp_test|servo_poisition[2] ; out              ;
; |dp_test|servo_poisition[3] ; |dp_test|servo_poisition[3] ; out              ;
; |dp_test|servo_poisition[4] ; |dp_test|servo_poisition[4] ; out              ;
; |dp_test|servo_poisition[5] ; |dp_test|servo_poisition[5] ; out              ;
; |dp_test|servo_poisition[6] ; |dp_test|servo_poisition[6] ; out              ;
; |dp_test|servo_poisition[7] ; |dp_test|servo_poisition[7] ; out              ;
; |dp_test|data[7]~0          ; |dp_test|data[7]~0          ; out0             ;
; |dp_test|data[6]~1          ; |dp_test|data[6]~1          ; out0             ;
; |dp_test|data[5]~2          ; |dp_test|data[5]~2          ; out0             ;
; |dp_test|data[4]~3          ; |dp_test|data[4]~3          ; out0             ;
; |dp_test|data[3]~4          ; |dp_test|data[3]~4          ; out0             ;
; |dp_test|data[2]~5          ; |dp_test|data[2]~5          ; out0             ;
; |dp_test|data[1]~6          ; |dp_test|data[1]~6          ; out0             ;
; |dp_test|data[0]~7          ; |dp_test|data[0]~7          ; out0             ;
; |dp_test|data[0]~8          ; |dp_test|data[0]~8          ; out              ;
; |dp_test|data[1]~9          ; |dp_test|data[1]~9          ; out              ;
; |dp_test|data[2]~10         ; |dp_test|data[2]~10         ; out              ;
; |dp_test|data[3]~11         ; |dp_test|data[3]~11         ; out              ;
; |dp_test|data[4]~12         ; |dp_test|data[4]~12         ; out              ;
; |dp_test|data[5]~13         ; |dp_test|data[5]~13         ; out              ;
; |dp_test|data[6]~14         ; |dp_test|data[6]~14         ; out              ;
; |dp_test|data[7]~15         ; |dp_test|data[7]~15         ; out              ;
+-----------------------------+-----------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                              ;
+-------------------------------------------------------------------------------+------------------------------------------------------------------------------------+------------------+
; Node Name                                                                     ; Output Port Name                                                                   ; Output Port Type ;
+-------------------------------------------------------------------------------+------------------------------------------------------------------------------------+------------------+
; |dp_test|count~0                                                              ; |dp_test|count~0                                                                   ; out              ;
; |dp_test|count~1                                                              ; |dp_test|count~1                                                                   ; out              ;
; |dp_test|count~2                                                              ; |dp_test|count~2                                                                   ; out              ;
; |dp_test|count~3                                                              ; |dp_test|count~3                                                                   ; out              ;
; |dp_test|count~4                                                              ; |dp_test|count~4                                                                   ; out              ;
; |dp_test|count~5                                                              ; |dp_test|count~5                                                                   ; out              ;
; |dp_test|count~6                                                              ; |dp_test|count~6                                                                   ; out              ;
; |dp_test|count~7                                                              ; |dp_test|count~7                                                                   ; out              ;
; |dp_test|count~8                                                              ; |dp_test|count~8                                                                   ; out              ;
; |dp_test|count~9                                                              ; |dp_test|count~9                                                                   ; out              ;
; |dp_test|count~10                                                             ; |dp_test|count~10                                                                  ; out              ;
; |dp_test|count~11                                                             ; |dp_test|count~11                                                                  ; out              ;
; |dp_test|count~12                                                             ; |dp_test|count~12                                                                  ; out              ;
; |dp_test|count~13                                                             ; |dp_test|count~13                                                                  ; out              ;
; |dp_test|count~14                                                             ; |dp_test|count~14                                                                  ; out              ;
; |dp_test|count~15                                                             ; |dp_test|count~15                                                                  ; out              ;
; |dp_test|count~16                                                             ; |dp_test|count~16                                                                  ; out              ;
; |dp_test|count~17                                                             ; |dp_test|count~17                                                                  ; out              ;
; |dp_test|count~18                                                             ; |dp_test|count~18                                                                  ; out              ;
; |dp_test|count~19                                                             ; |dp_test|count~19                                                                  ; out              ;
; |dp_test|count~20                                                             ; |dp_test|count~20                                                                  ; out              ;
; |dp_test|count~21                                                             ; |dp_test|count~21                                                                  ; out              ;
; |dp_test|count~22                                                             ; |dp_test|count~22                                                                  ; out              ;