📄 dp_test.tan.rpt
字号:
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; Servo_Phase_A ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 101.47 MHz ( period = 9.855 ns ) ; A_moto_count[7] ; A_moto_cp ; clk ; clk ; None ; None ; 9.146 ns ;
; N/A ; 103.19 MHz ( period = 9.691 ns ) ; A_moto_count[21] ; A_moto_cp ; clk ; clk ; None ; None ; 8.982 ns ;
; N/A ; 103.64 MHz ( period = 9.649 ns ) ; A_moto_count[2] ; A_moto_count[25] ; clk ; clk ; None ; None ; 8.940 ns ;
; N/A ; 104.46 MHz ( period = 9.573 ns ) ; A_moto_count[2] ; A_moto_count[26] ; clk ; clk ; None ; None ; 8.864 ns ;
; N/A ; 104.66 MHz ( period = 9.555 ns ) ; A_moto_count[7] ; A_moto_count[1] ; clk ; clk ; None ; None ; 8.846 ns ;
; N/A ; 104.67 MHz ( period = 9.554 ns ) ; A_moto_count[7] ; A_moto_count[3] ; clk ; clk ; None ; None ; 8.845 ns ;
; N/A ; 104.71 MHz ( period = 9.550 ns ) ; A_moto_count[19] ; A_moto_cp ; clk ; clk ; None ; None ; 8.841 ns ;
; N/A ; 105.30 MHz ( period = 9.497 ns ) ; A_moto_count[2] ; A_moto_count[17] ; clk ; clk ; None ; None ; 8.788 ns ;
; N/A ; 105.32 MHz ( period = 9.495 ns ) ; A_moto_count[2] ; A_moto_count[31] ; clk ; clk ; None ; None ; 8.786 ns ;
; N/A ; 105.53 MHz ( period = 9.476 ns ) ; A_moto_count[2] ; A_moto_count[10] ; clk ; clk ; None ; None ; 8.767 ns ;
; N/A ; 106.32 MHz ( period = 9.406 ns ) ; A_moto_count[2] ; A_moto_count[20] ; clk ; clk ; None ; None ; 8.697 ns ;
; N/A ; 106.48 MHz ( period = 9.391 ns ) ; A_moto_count[21] ; A_moto_count[1] ; clk ; clk ; None ; None ; 8.682 ns ;
; N/A ; 106.50 MHz ( period = 9.390 ns ) ; A_moto_count[21] ; A_moto_count[3] ; clk ; clk ; None ; None ; 8.681 ns ;
; N/A ; 107.40 MHz ( period = 9.311 ns ) ; A_moto_count[2] ; A_moto_cp ; clk ; clk ; None ; None ; 8.602 ns ;
; N/A ; 108.11 MHz ( period = 9.250 ns ) ; A_moto_count[19] ; A_moto_count[1] ; clk ; clk ; None ; None ; 8.541 ns ;
; N/A ; 108.12 MHz ( period = 9.249 ns ) ; A_moto_count[19] ; A_moto_count[3] ; clk ; clk ; None ; None ; 8.540 ns ;
; N/A ; 108.39 MHz ( period = 9.226 ns ) ; A_moto_count[2] ; A_moto_count[24] ; clk ; clk ; None ; None ; 8.517 ns ;
; N/A ; 108.55 MHz ( period = 9.212 ns ) ; A_moto_count[2] ; A_moto_count[15] ; clk ; clk ; None ; None ; 8.503 ns ;
; N/A ; 108.72 MHz ( period = 9.198 ns ) ; A_moto_count[9] ; A_moto_cp ; clk ; clk ; None ; None ; 8.489 ns ;
; N/A ; 109.37 MHz ( period = 9.143 ns ) ; A_moto_count[27] ; A_moto_cp ; clk ; clk ; None ; None ; 8.434 ns ;
; N/A ; 109.47 MHz ( period = 9.135 ns ) ; A_moto_count[10] ; A_moto_count[25] ; clk ; clk ; None ; None ; 8.426 ns ;
; N/A ; 110.39 MHz ( period = 9.059 ns ) ; A_moto_count[10] ; A_moto_count[26] ; clk ; clk ; None ; None ; 8.350 ns ;
; N/A ; 110.82 MHz ( period = 9.024 ns ) ; A_moto_count[8] ; A_moto_cp ; clk ; clk ; None ; None ; 8.315 ns ;
; N/A ; 111.07 MHz ( period = 9.003 ns ) ; A_moto_count[2] ; A_moto_count[16] ; clk ; clk ; None ; None ; 8.294 ns ;
; N/A ; 111.10 MHz ( period = 9.001 ns ) ; A_moto_count[20] ; A_moto_cp ; clk ; clk ; None ; None ; 8.292 ns ;
; N/A ; 111.32 MHz ( period = 8.983 ns ) ; A_moto_count[10] ; A_moto_count[17] ; clk ; clk ; None ; None ; 8.274 ns ;
; N/A ; 111.32 MHz ( period = 8.983 ns ) ; A_moto_count[2] ; A_moto_count[21] ; clk ; clk ; None ; None ; 8.274 ns ;
; N/A ; 111.35 MHz ( period = 8.981 ns ) ; A_moto_count[10] ; A_moto_count[31] ; clk ; clk ; None ; None ; 8.272 ns ;
; N/A ; 111.42 MHz ( period = 8.975 ns ) ; A_moto_count[29] ; A_moto_cp ; clk ; clk ; None ; None ; 8.266 ns ;
; N/A ; 111.47 MHz ( period = 8.971 ns ) ; A_moto_count[2] ; A_moto_count[19] ; clk ; clk ; None ; None ; 8.262 ns ;
; N/A ; 111.73 MHz ( period = 8.950 ns ) ; A_moto_count[2] ; A_moto_count[18] ; clk ; clk ; None ; None ; 8.241 ns ;
; N/A ; 111.88 MHz ( period = 8.938 ns ) ; A_moto_count[2] ; A_moto_count[22] ; clk ; clk ; None ; None ; 8.229 ns ;
; N/A ; 112.02 MHz ( period = 8.927 ns ) ; count[0] ; count[31] ; clk ; clk ; None ; None ; 8.218 ns ;
; N/A ; 112.38 MHz ( period = 8.898 ns ) ; A_moto_count[9] ; A_moto_count[1] ; clk ; clk ; None ; None ; 8.189 ns ;
; N/A ; 112.40 MHz ( period = 8.897 ns ) ; A_moto_count[9] ; A_moto_count[3] ; clk ; clk ; None ; None ; 8.188 ns ;
; N/A ; 112.46 MHz ( period = 8.892 ns ) ; A_moto_count[10] ; A_moto_count[20] ; clk ; clk ; None ; None ; 8.183 ns ;
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