saomiao.v

来自「该文档是基于QUARTUS2_6.0的Verilog试验例程」· Verilog 代码 · 共 10 行

module saomiao(clk0,data0);
input clk0;
output[3:0] data0;
reg[3:0] data0;

always @(posedge clk0)
begin
  data0<=data0+1;
end
endmodule