select.v

该文档是基于QUARTUS2_6.0的Verilog试验例程

module select(sel_1,msl_1,msh_1,sl_1,sh_1,out_data);
input[3:0] sel_1;
input[3:0] msl_1,msh_1,sl_1,sh_1;
output[3:0] out_data;
reg[3:0] out_data;

always @(sel_1)
begin
 case(sel_1)
  4'b0001:out_data=sl_1;
  4'b0010:out_data=sh_1;
  4'b0100:out_data=msl_1;
  4'b1000:out_data=msh_1; 
  default out_data=0;
 endcase
end
endmodule