wed.zsf

来自「该文档是基于QUARTUS2_6.0的Verilog试验例程」· ZSF 代码 · 共 4 行

ZSF
4 行
字号 
F:/wangbin/例程/新建文件夹/程序/freqency/db/plvji.sim.vwf	0	15625000	745	15625000	11
F:/wangbin/例程/新建文件夹/程序/freqency/plvji.vwf	0	1000000	20	1000	0
plvji.vwf	0	1000000000	20	1000	0

wed.zsf - 源码说明

本页面展示了「该文档是基于QUARTUS2_6.0的Verilog试验例程」中的 wed.zsf 源码文件，采用 ZSF 编程语言编写，共 4 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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