twice.v.bak

用Verilog直接完成倍频的算法,经过了quartus8.0的时序仿真

//////////////////////////////////////////////////////////////////////////////////////////////
//
// Verilog file generated by X-HDL - Revision 3.2.52  Mar. 28, 2005 
// Wed Dec  3 20:51:16 2008
//
//      Input file         : E:/New Folder 1/clk_2.vhd
//      Design name        : twice
//      Author             : Nikui
//      Company            : EDA
//
//      Description        : 
//
//
//////////////////////////////////////////////////////////////////////////////////////////////
//
module twice (	clk, 
				//rst, 
				clk_out
				//test
				//,
				//d_out,
				//d_outn,
				//clk_temp
				);

   input clk; 
   //input rst; 
   output clk_out; 
  // output d_out,d_outn,clk_temp;

wire	clk_temp;
wire	d_outn;
reg		d_out;

assign clk_temp = clk ^ d_out ;
assign clk_out = clk_temp ;
assign d_outn = ~d_out ;
   
always@(posedge clk_temp)
begin
	if (rst)
		d_out = 1'b0 ; 
	else
		d_out = d_outn ; 
end
    
endmodule