📄 seg7_b.fit.rpt
字号:
; 24 ; 23 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 25 ; 24 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 26 ; 25 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 27 ; 26 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 28 ; 27 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 29 ; 28 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 30 ; 29 ; -- ; c2[2] ; output ; TTL ; ; N ;
; 31 ; 30 ; -- ; c2[1] ; output ; TTL ; ; N ;
; 32 ; 31 ; -- ; GND ; gnd ; ; ; ;
; 33 ; 32 ; -- ; a2[2] ; input ; TTL ; ; N ;
; 34 ; 33 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 35 ; 34 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 36 ; 35 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 37 ; 36 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 38 ; 37 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 39 ; 38 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 40 ; 39 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 41 ; 40 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 42 ; 41 ; -- ; GND ; gnd ; ; ; ;
; 43 ; 42 ; -- ; VCCINT ; power ; ; 5.0V ; ;
; 44 ; 43 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 45 ; 44 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 46 ; 45 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 47 ; 46 ; -- ; GND ; gnd ; ; ; ;
; 48 ; 47 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 49 ; 48 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 50 ; 49 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 51 ; 50 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 52 ; 51 ; -- ; a2[1] ; input ; TTL ; ; N ;
; 53 ; 52 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 54 ; 53 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 55 ; 54 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 56 ; 55 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 57 ; 56 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 58 ; 57 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 59 ; 58 ; -- ; GND ; gnd ; ; ; ;
; 60 ; 59 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 61 ; 60 ; -- ; a2[3] ; input ; TTL ; ; N ;
; 62 ; 61 ; -- ; +TCK ; input ; TTL ; ; N ;
; 63 ; 62 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 64 ; 63 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 65 ; 64 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 66 ; 65 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 67 ; 66 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 68 ; 67 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 69 ; 68 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 70 ; 69 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 71 ; 70 ; -- ; *TDO ; output ; TTL ; ; N ;
; 72 ; 71 ; -- ; GND ; gnd ; ; ; ;
; 73 ; 72 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 74 ; 73 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 75 ; 74 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 76 ; 75 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 77 ; 76 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 78 ; 77 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 79 ; 78 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 80 ; 79 ; -- ; RESERVED_INPUT ; ; ; ; ;
; 81 ; 80 ; -- ; a2[0] ; input ; TTL ; ; N ;
; 82 ; 81 ; -- ; GND ; gnd ; ; ; ;
; 83 ; 82 ; -- ; GND+ ; ; ; ; ;
; 84 ; 83 ; -- ; GND+ ; ; ; ; ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
+-----------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+--------------+-------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; TTL ; 0 pF ; Not Available ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |seg7_b ; 17 ; 25 ; |seg7_b ;
; |seg7:comp1| ; 7 ; 0 ; |seg7_b|seg7:comp1 ;
+----------------------------+------------+------+---------------------+
+-------------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------------------+---------+
; Name ; Fan-Out ;
+---------------------------+---------+
; a2[3] ; 8 ;
; a2[2] ; 8 ;
; a2[1] ; 8 ;
; a2[0] ; 8 ;
; ~VCC~4 ; 1 ;
; ~VCC~3 ; 1 ;
; ~VCC~2 ; 1 ;
; ~VCC~1 ; 1 ;
; ~VCC~0 ; 1 ;
; ~GND~0 ; 1 ;
; seg7:comp1|b1_out[3]~1007 ; 1 ;
; seg7:comp1|b1_out[3]~1001 ; 1 ;
; seg7:comp1|b1_out[5]~995 ; 1 ;
; seg7:comp1|b1_out[4]~989 ; 1 ;
; seg7:comp1|b1_out[1]~984 ; 1 ;
; seg7:comp1|b1_out[0]~979 ; 1 ;
; seg7:comp1|b1_out[2]~972 ; 1 ;
; a2[3]~34 ; 1 ;
; a2[2]~32 ; 1 ;
; a2[1]~30 ; 1 ;
; a2[0]~28 ; 1 ;
+---------------------------+---------+
+----------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------+
; Output enables ; 0 / 6 ( 0 % ) ;
; PIA buffers ; 7 / 288 ( 2 % ) ;
; PIAs ; 7 / 288 ( 2 % ) ;
+----------------------------+-----------------+
+----------------------------------------------------------------------------+
; LAB External Interconnect ;
+----------------------------------------------+-----------------------------+
; LAB External Interconnects (Average = 0.88) ; Number of LABs (Total = 3) ;
+----------------------------------------------+-----------------------------+
; 0 ; 5 ;
; 1 ; 1 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 1 ;
+----------------------------------------------+-----------------------------+
+----------------------------------------------------------------------+
; LAB Macrocells ;
+----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 2.13) ; Number of LABs (Total = 3) ;
+----------------------------------------+-----------------------------+
; 0 ; 5 ;
; 1 ; 0 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 1 ;
+----------------------------------------+-----------------------------+
+---------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+----------------------------+---------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+----------------------------+---------+
; A ; LC3 ; a2[3] ; c2[3] ;
; A ; LC5 ; a2[2], a2[1], a2[3], a2[0] ; b2[2] ;
; A ; LC14 ; a2[0], a2[2], a2[3], a2[1] ; b2[0] ;
; A ; LC16 ; a2[3], a2[2], a2[0], a2[1] ; b2[1] ;
; A ; LC13 ; a2[0], a2[1], a2[2], a2[3] ; b2[4] ;
; A ; LC11 ; a2[3], a2[1], a2[2], a2[0] ; b2[5] ;
; A ; LC8 ; a2[0], a2[2], a2[1], a2[3] ; b2[6] ;
; A ; LC6 ; a2[0], a2[2], a2[1], a2[3] ; b2[3] ;
; B ; LC17 ; ; catn[5] ;
; B ; LC19 ; ; catn[4] ;
; B ; LC21 ; ; catn[3] ;
; B ; LC24 ; ; catn[2] ;
; B ; LC25 ; ; catn[1] ;
; B ; LC27 ; ; catn[0] ;
; B ; LC29 ; a2[0] ; c2[0] ;
; C ; LC37 ; a2[2] ; c2[2] ;
; C ; LC35 ; a2[1] ; c2[1] ;
+-----+------------+----------------------------+---------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 5.1 Build 176 10/26/2005 SJ Full Version
Info: Processing started: Thu Apr 06 17:18:23 2006
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off seg7_b -c seg7_b
Info: Selected device EPM7128SLC84-15 for design "seg7_b"
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Thu Apr 06 17:18:24 2006
Info: Elapsed time: 00:00:01
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