data,v

这是一款用VHDL语言编写的对外部DA芯片的控制程序

module sin_rom(clk,addr,data);
input clk;
input [5:0] addr;
output [7:0] data;
reg [7:0] data;

always@(posedge clk) begin
      case (addr)
           6'h00	: data<=10'h200;
	         6'h01	: data<=10'h232;
	6'h02	: data<=10'h263;
	6'h03	: data<=10'h294;
	6'h04	: data<=10'h2c3;
	6'h05	: data<=10'h2f1;
	6'h06	: data<=10'h31c;
	6'h07	: data<=10'h344;
	6'h08	: data<=10'h36a;
	6'h09	: data<=10'h38b;
	6'h0a	: data<=10'h3a9;
	6'h0b	: data<=10'h3c3;
	6'h0c	: data<=10'h3d9;
	6'h0d	: data<=10'h3e9;
	6'h0e	: data<=10'h3f6;
	6'h0f	: data<=10'h3fd;
	6'h10	: data<=10'h3ff;
	6'h11	: data<=10'h3fd;
	6'h12	: data<=10'h3f6;
	6'h13	: data<=10'h3e9;
	6'h14	: data<=10'h3d9;
	6'h15	: data<=10'h3c3;
	6'h16	: data<=10'h3a9;
	6'h17	: data<=10'h38b;
	6'h18	: data<=10'h36a;
	6'h19	: data<=10'h344;
	6'h1a	: data<=10'h31c;
	6'h1b	: data<=10'h2f1;
	6'h1c	: data<=10'h2c3;
	6'h1d	: data<=10'h294;
	6'h1e	: data<=10'h263;
	6'h1f	: data<=10'h232;
	6'h20	: data<=10'h1ff;
	6'h21	: data<=10'h1cd;
	6'h22	: data<=10'h19c;
	6'h23	: data<=10'h16b;
	6'h24	: data<=10'h13c;
	6'h25	: data<=10'h10e;
	6'h26	: data<=10'h0e3;
	6'h27	: data<=10'h0bb;
	6'h28	: data<=10'h095;
	6'h29	: data<=10'h074;
	6'h2a	: data<=10'h056;
	6'h2b	: data<=10'h03c;
	6'h2c	: data<=10'h026;
	6'h2d	: data<=10'h016;
	6'h2e	: data<=10'h009;
	6'h2f	: data<=10'h002;
	6'h30	: data<=10'h000;
	6'h31	: data<=10'h002;
	6'h32	: data<=10'h009;
	6'h33	: data<=10'h016;
	6'h34	: data<=10'h026;
	6'h35	: data<=10'h03c;
	6'h36	: data<=10'h056;
	6'h37	: data<=10'h074;
	6'h38	: data<=10'h095;
	6'h39	: data<=10'h0bb;
	6'h3a	: data<=10'h0e3;
	6'h3b	: data<=10'h10e;
	6'h3c	: data<=10'h13c;
	6'h3d	: data<=10'h16b;
	6'h3e	: data<=10'h19c;
	6'h3f	: data<=10'h1cd;
	
 endcase
     
end
endmodule