ch6_2_3a.vhd

《VHDL与数字电路设计》配套光盘,可以实际调用

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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

--*********************************************
ENTITY Ch6_2_3A is
	PORT(
		 CP		: IN	STD_LOGIC;
		 Q		: OUT	STD_LOGIC_VECTOR(3 DOWNTO 0) 
		);
END Ch6_2_3A;

--*********************************************
ARCHITECTURE a OF Ch6_2_3A IS
	SIGNAL 		QN		: 	STD_LOGIC_VECTOR(3 DOWNTO 0);   
BEGIN
											
		PROCESS (CP)						-- *** UP COUNTER
		BEGIN
				IF CP'event AND CP='1' THEN
					QN <= QN + 1;				  --COUNTER + 1 
				END IF;
		END PROCESS;			

		Q <= QN ;							-- COUNTER OUTPUT			

END a;