mux2.v

来自「组成原理大作业--基于MIPS的运算器设计」· Verilog 代码 · 共 8 行

module mux2(a0,a1,control,out);//2选1多路选择器，数据32位
input [31:0] a0,a1;
input control;
output [31:0] out;
assign out=(control==0)?a0:a1;
endmodule