alu.v

来自「组成原理大作业--基于MIPS的运算器设计」· Verilog 代码 · 共 20 行

module alu(ina,inb,op,less,cin,out,set);//1bit的ALU单元
input ina,inb,less,cin;//输入信号，包括两个输入口ina，inb，less信号以及低位进位信号
input [3:0] op;//4bit的ALU控制信号
output out,set;//输出out为结果，set为加法器的结果，作小于则置1时用
reg a,b,out,set;//定义变量类型
always @(ina or inb or op or less or cin)
  begin
	a=ina;
	b=inb;
    if(op[2]) b=~inb;//判断是否要将两输入取反（做减法和或非之用）
    if(op[3]) a=~ina;
    set=(a^b)^cin;//加法器结果
    case (op[1:0])//根据ALU控制字段决定输出口
     2'b00:   out=a&b;
     2'b01:   out=a|b;
     2'b10:   out=set;
     2'b11:   out=less;
    endcase
  end
endmodule