mux4.v

来自「组成原理大作业--基于MIPS的运算器设计」· Verilog 代码 · 共 7 行

module mux4(a0,a1,a2,a3,control,out);//4选1多路选择器，数据32位
input [31:0] a0,a1,a2,a3;
input [1:0] control;
output [31:0] out;
assign out=(control[1]==0)?((control[0]==0)?a0:a1):((control[0]==0)?a2:a3);
endmodule