signcontrol.v

来自「组成原理大作业--基于MIPS的运算器设计」· Verilog 代码 · 共 16 行

module signcontrol(flag,in,out);
//符号处理单元，该单元在做有符号的乘除法时在将操作数送入乘法器或除法器之前对操作数进行符号转换，以及
//将从乘法器或乘法器得到的结果根据控制信号进行相应的符号转换
    input flag;//控制信号，表示将待处理数进行转正还是转负
    input [31:0] in;//输入，一个32位的数
    output [31:0] out;//输出，一个32位的数
    wire [31:0] a,temp,temp0,temp1,temp2,temp3;
    //根据控制信号计算输出的结果
    assign a=in;
    assign temp0=in-1;
    assign temp2=~temp0;
    assign temp1=~a;
    assign temp3=temp1+1;
    assign temp=flag?temp2:temp3;
    assign out=(flag==1)?(in[31]?temp:in):(in[31]?in:temp);
    endmodule