sltcontrol.v

来自「组成原理大作业--基于MIPS的运算器设计」· Verilog 代码 · 共 12 行

module sltcontrol(signslt,in,out);//slt指令预处理单元
//对于有符号的小于则置1的指令，若待比较的两个数异号，直接送到ALU单元可能得到错误的结果
//所以对这种情况我们对两个操作数进行预处理，即将两个数同时加上'h80000000，将其变为正数（这样不会改变他们之间的大小关系）
 input signslt;//输入控制信号，为1表示此时需要进行预处理
 input [31:0] in;//输入，待预处理的数据
 output [31:0] out;//输出，处理后的数据
 wire [31:0] a;
 wire cout,overflow,zero;
 alu32 u1(in,'h80000000,'b0010,a,cout,overflow,zero);//使用ALU单元完成加法
 assign out=signslt?a:in;
 endmodule