registerfile.v

来自「组成原理大作业--基于MIPS的运算器设计」· Verilog 代码 · 共 13 行

module registerfile(read1,read2,writereg,writedata,regwrite,data1,data2,clock);//寄存器堆
    input [4:0] read1,read2,writereg;//两个读寄存器号，一个写寄存器号
    input [31:0] writedata;//待写入的数据
    input regwrite,clock;//写寄存器信号，时钟
    output [31:0] data1,data2;//读出的寄存器值
    reg [31:0] RF [31:0];//32个寄存器组
    assign data1=RF[read1];//用持续赋值的方法使得任何时刻都可以读
    assign data2=RF[read2];
    always @(posedge clock or posedge regwrite)//只有当时钟的上升沿且写寄存器信号为1时才进行写寄存器的操作
    begin
    RF[writereg] = writedata;
    end
endmodule