test1.v

来自「组成原理大作业--基于MIPS的运算器设计」· Verilog 代码 · 共 32 行

module test1;
  reg ina,inb,cin;
  reg [3:0] op;
  wire out;
  alu u1(ina,inb,op,'b0,cin,out);
  initial
    begin
        $monitor("test",$time,,,
       "op=%b,a=%b,b=%b,result=%b",op,ina,inb,out);
        cin=0;
        #50 op='b0000;ina='b0;inb='b0;
        #50 op='b0000;ina='b0;inb='b1;
        #50 op='b0000;ina='b1;inb='b0;
        #50 op='b0000;ina='b1;inb='b1;
        #50 op='b0001;ina='b0;inb='b0;
        #50 op='b0001;ina='b0;inb='b1;
        #50 op='b0001;ina='b1;inb='b0;
        #50 op='b0001;ina='b1;inb='b1;
        #50 op='b0010;ina='b0;inb='b0;
        #50 op='b0010;ina='b0;inb='b1;
        #50 op='b0010;ina='b1;inb='b0;
        #50 op='b0010;ina='b1;inb='b1;
        #50 cin=1;op='b0110;ina='b0;inb='b0;
        #50 op='b0110;ina='b0;inb='b1;
        #50 op='b0110;ina='b1;inb='b0;
        #50 op='b0110;ina='b1;inb='b1;
        #50 op='b0111;ina='b0;inb='b0;
        #50 op='b0111;ina='b0;inb='b1;
        #50 op='b0111;ina='b1;inb='b0;
        #50 op='b0111;ina='b1;inb='b1;
    end
endmodule