div.hier_info

FPGA调试程序

|div
clk => count[30].CLK
clk => count[29].CLK
clk => count[28].CLK
clk => count[27].CLK
clk => count[26].CLK
clk => count[25].CLK
clk => count[24].CLK
clk => count[23].CLK
clk => count[22].CLK
clk => count[21].CLK
clk => count[20].CLK
clk => count[19].CLK
clk => count[18].CLK
clk => count[17].CLK
clk => count[16].CLK
clk => count[15].CLK
clk => count[14].CLK
clk => count[13].CLK
clk => count[12].CLK
clk => count[11].CLK
clk => count[10].CLK
clk => count[9].CLK
clk => count[8].CLK
clk => count[7].CLK
clk => count[6].CLK
clk => count[5].CLK
clk => count[4].CLK
clk => count[3].CLK
clk => count[2].CLK
clk => count[1].CLK
clk => count[0].CLK
clk => leda[5]~reg0.CLK
clk => leda[4]~reg0.CLK
clk => leda[3]~reg0.CLK
clk => leda[2]~reg0.CLK
clk => leda[1]~reg0.CLK
clk => leda[0]~reg0.CLK
clk => count[31].CLK
leda[0] <= leda[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
leda[1] <= leda[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
leda[2] <= leda[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
leda[3] <= leda[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
leda[4] <= leda[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
leda[5] <= leda[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE