uart_regs.fit.rpt

UART串行通讯FPGA实现

; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX                        ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
; Use smart compilation                                              ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
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The pin-out file can be found in E:/My design/Altera设计文档/Example-b3-1/uart_regs/dev/uart_regs.pin.


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; Fitter Resource Usage Summary                                                  ;
+---------------------------------------------+----------------------------------+
; Resource                                    ; Usage                            ;
+---------------------------------------------+----------------------------------+
; Total logic elements                        ; 348 / 10,570 ( 3 % )             ;
;     -- Combinational with no register       ; 150                              ;
;     -- Register only                        ; 4                                ;
;     -- Combinational with a register        ; 194                              ;
;                                             ;                                  ;
; Logic element usage by number of LUT inputs ;                                  ;
;     -- 4 input functions                    ; 172                              ;
;     -- 3 input functions                    ; 71                               ;
;     -- 2 input functions                    ; 86                               ;
;     -- 1 input functions                    ; 15                               ;
;     -- 0 input functions                    ; 4                                ;
;                                             ;                                  ;
; Logic elements by mode                      ;                                  ;
;     -- normal mode                          ; 288                              ;
;     -- arithmetic mode                      ; 60                               ;
;     -- qfbk mode                            ; 40                               ;
;     -- register cascade mode                ; 0                                ;
;     -- synchronous clear/load mode          ; 73                               ;
;     -- asynchronous clear/load mode         ; 198                              ;
;                                             ;                                  ;
; Total registers                             ; 198 / 12,566 ( 2 % )             ;
; Total LABs                                  ; 47 / 1,057 ( 4 % )               ;
; Logic elements in carry chains              ; 71                               ;
; User inserted logic elements                ; 0                                ;
; Virtual pins                                ; 0                                ;
; I/O pins                                    ; 27 / 346 ( 8 % )                 ;
;     -- Clock pins                           ; 3 / 16 ( 19 % )                  ;
; Global signals                              ; 5                                ;
; M512s                                       ; 2 / 94 ( 2 % )                   ;
; M4Ks                                        ; 0 / 60 ( 0 % )                   ;
; M-RAMs                                      ; 0 / 1 ( 0 % )                    ;
; Total memory bits                           ; 288 / 920,448 ( < 1 % )          ;
; Total RAM block bits                        ; 1,152 / 920,448 ( < 1 % )        ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )                   ;
; PLLs                                        ; 0 / 6 ( 0 % )                    ;
; Global clocks                               ; 5 / 16 ( 31 % )                  ;
; Regional clocks                             ; 0 / 16 ( 0 % )                   ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )                    ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )                   ;
; SERDES receivers                            ; 0 / 44 ( 0 % )                   ;
; Average interconnect usage                  ; 0%                               ;
; Peak interconnect usage                     ; 3%                               ;
; Maximum fan-out node                        ; wb_rst_i                         ;
; Maximum fan-out                             ; 172                              ;
; Highest non-global fan-out signal           ; uart_receiver:receiver|rstate[1] ;
; Highest non-global fan-out                  ; 26                               ;
; Total fan-out                               ; 1690                             ;
; Average fan-out                             ; 4.47                             ;
+---------------------------------------------+----------------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; LogicLock Region Resource Usage                                                                                                                                                                                                                                             ;
+------------------+--------+-------+--------+-------------+--------------+-------------+-------+-------+--------+--------------+---------+-----------+-----------+-------+--------------+--------------+-------------------+------------------+-----------------+------------+
; LogicLock Region ; Origin ; Width ; Height ; Logic Cells ; LC Registers ; Memory Bits ; M512s ; M4Ks  ; M-RAMs ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins  ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ;
+------------------+--------+-------+--------+-------------+--------------+-------------+-------+-------+--------+--------------+---------+-----------+-----------+-------+--------------+--------------+-------------------+------------------+-----------------+------------+
; Root Region      ; X0_Y0  ; 54    ; 32     ; 0 (0)       ; 0 (0)        ; 0 (0)       ; 0 (0) ; 0 (0) ; 0 (0)  ; 0 (0)        ; 0 (0)   ; 0 (0)     ; 0 (0)     ; 0 (0) ; 0 (0)        ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ;
+------------------+--------+-------+--------+-------------+--------------+-------------+-------+-------+--------+--------------+---------+-----------+-----------+-------+--------------+--------------+-------------------+------------------+-----------------+------------+