uart_regs.tan.rpt

UART串行通讯FPGA实现

; Timing Analyzer Summary                                                                                                                                                                                                          ;
+------------------------------+----------+----------------------------------+----------------------------------+-------------------------------------+-------------------------------------+------------+----------+--------------+
; Type                         ; Slack    ; Required Time                    ; Actual Time                      ; From                                ; To                                  ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+----------+----------------------------------+----------------------------------+-------------------------------------+-------------------------------------+------------+----------+--------------+
; Worst-case tsu               ; 8.811 ns ; 12.000 ns                        ; 3.189 ns                         ; wb_addr_i[2]                        ; dl[15]                              ; --         ; wb_we_i  ; 0            ;
; Worst-case tco               ; N/A      ; None                             ; 15.629 ns                        ; lcr[7]                              ; wb_dat_o[3]                         ; wb_we_i    ; --       ; 0            ;
; Worst-case tpd               ; N/A      ; None                             ; 17.486 ns                        ; wb_addr_i[1]                        ; wb_dat_o[3]                         ; --         ; --       ; 0            ;
; Worst-case th                ; 3.762 ns ; 3.000 ns                         ; -0.762 ns                        ; wb_addr_i[0]                        ; rx_reset                            ; --         ; wb_we_i  ; 0            ;
; Worst-case Minimum tco       ; N/A      ; None                             ; 7.989 ns                         ; lcr[6]                              ; stx_pad_o                           ; wb_we_i    ; --       ; 0            ;
; Worst-case Minimum tpd       ; N/A      ; None                             ; 10.829 ns                        ; wb_addr_i[2]                        ; wb_dat_o[0]                         ; --         ; --       ; 0            ;
; Clock Setup: 'clk'           ; 1.965 ns ; 130.01 MHz ( period = 7.692 ns ) ; 174.61 MHz ( period = 5.727 ns ) ; dlc[0]                              ; dlc[15]                             ; clk        ; clk      ; 0            ;
; Clock Setup: 'wb_we_i'       ; N/A      ; None                             ; 282.01 MHz ( period = 3.546 ns ) ; lcr[7]                              ; dl[3]                               ; wb_we_i    ; wb_we_i  ; 0            ;
; Clock Hold: 'clk'            ; 0.528 ns ; 130.01 MHz ( period = 7.692 ns ) ; N/A                              ; uart_transmitter:transmitter|tf_pop ; uart_transmitter:transmitter|tf_pop ; clk        ; clk      ; 0            ;
; Total number of failed paths ;          ;                                  ;                                  ;                                     ;                                     ;            ;          ; 0            ;
+------------------------------+----------+----------------------------------+----------------------------------+-------------------------------------+-------------------------------------+------------+----------+--------------+


+----------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                       ;
+-------------------------------------------------------+--------------------+---------+-----------+-------------+
; Option                                                ; Setting            ; From    ; To        ; Entity Name ;
+-------------------------------------------------------+--------------------+---------+-----------+-------------+
; Device Name                                           ; EP1S10B672C6       ;         ;           ;             ;
; Timing Models                                         ; Final              ;         ;           ;             ;
; Default hold multicycle                               ; Same as Multicycle ;         ;           ;             ;
; Cut paths between unrelated clock domains             ; On                 ;         ;           ;             ;
; Cut off read during write signal paths                ; On                 ;         ;           ;             ;
; Cut off feedback from I/O pins                        ; On                 ;         ;           ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;         ;           ;             ;
; Ignore Clock Settings                                 ; Off                ;         ;           ;             ;
; Analyze latches as synchronous elements               ; Off                ;         ;           ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;         ;           ;             ;
; Enable Clock Latency                                  ; Off                ;         ;           ;             ;
; Number of source nodes to report per destination node ; 10                 ;         ;           ;             ;
; Number of destination nodes to report                 ; 10                 ;         ;           ;             ;
; Number of paths to report                             ; 200                ;         ;           ;             ;
; Report Minimum Timing Checks                          ; On                 ;         ;           ;             ;
; Use Fast Timing Models                                ; Off                ;         ;           ;             ;
; Report IO Paths Separately                            ; Off                ;         ;           ;             ;
; th Requirement                                        ; 3 ns               ; wb_we_i ; wb_addr_i ;             ;
; tsu Requirement                                       ; 12 ns              ; wb_we_i ; wb_addr_i ;             ;
; Clock Settings                                        ; clk                ;         ; clk       ;             ;
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