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Timing Analyzer report for DAC
Fri Mar 23 15:29:15 2007
Version 5.0 Build 171 11/03/2005 Service Pack 2 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'CLK'
6. tco
7. tpd
8. Timing Analyzer Messages
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; Legal Notice ;
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and other software and tools, and its AMPP partner logic
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programming logic devices manufactured by Altera and sold by
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+--------------------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
; Worst-case tco ; N/A ; None ; 16.981 ns ; STATUS[0] ; DBUS[7] ; CLK ; ; 0 ;
; Worst-case tpd ; N/A ; None ; 19.208 ns ; nRESET ; DBUS[7] ; ; ; 0 ;
; Clock Setup: 'CLK' ; N/A ; None ; 245.82 MHz ( period = 4.068 ns ) ; STATUS[0] ; STATUS[2] ; CLK ; CLK ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C6Q240C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK' ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 245.82 MHz ( period = 4.068 ns ) ; STATUS[0] ; STATUS[5] ; CLK ; CLK ; None ; None ; 3.807 ns ;
; N/A ; 245.82 MHz ( period = 4.068 ns ) ; STATUS[0] ; STATUS[3] ; CLK ; CLK ; None ; None ; 3.807 ns ;
; N/A ; 245.82 MHz ( period = 4.068 ns ) ; STATUS[0] ; STATUS[4] ; CLK ; CLK ; None ; None ; 3.807 ns ;
; N/A ; 245.82 MHz ( period = 4.068 ns ) ; STATUS[0] ; STATUS[0] ; CLK ; CLK ; None ; None ; 3.807 ns ;
; N/A ; 245.82 MHz ( period = 4.068 ns ) ; STATUS[0] ; STATUS[1] ; CLK ; CLK ; None ; None ; 3.807 ns ;
; N/A ; 245.82 MHz ( period = 4.068 ns ) ; STATUS[0] ; STATUS[2] ; CLK ; CLK ; None ; None ; 3.807 ns ;
; N/A ; 264.97 MHz ( period = 3.774 ns ) ; STATUS[1] ; STATUS[5] ; CLK ; CLK ; None ; None ; 3.513 ns ;
; N/A ; 264.97 MHz ( period = 3.774 ns ) ; STATUS[1] ; STATUS[3] ; CLK ; CLK ; None ; None ; 3.513 ns ;
; N/A ; 264.97 MHz ( period = 3.774 ns ) ; STATUS[1] ; STATUS[4] ; CLK ; CLK ; None ; None ; 3.513 ns ;
; N/A ; 264.97 MHz ( period = 3.774 ns ) ; STATUS[1] ; STATUS[0] ; CLK ; CLK ; None ; None ; 3.513 ns ;
; N/A ; 264.97 MHz ( period = 3.774 ns ) ; STATUS[1] ; STATUS[1] ; CLK ; CLK ; None ; None ; 3.513 ns ;
; N/A ; 264.97 MHz ( period = 3.774 ns ) ; STATUS[1] ; STATUS[2] ; CLK ; CLK ; None ; None ; 3.513 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[2] ; STATUS[5] ; CLK ; CLK ; None ; None ; 3.338 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[2] ; STATUS[3] ; CLK ; CLK ; None ; None ; 3.338 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[2] ; STATUS[4] ; CLK ; CLK ; None ; None ; 3.338 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[2] ; STATUS[0] ; CLK ; CLK ; None ; None ; 3.338 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[2] ; STATUS[1] ; CLK ; CLK ; None ; None ; 3.338 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[2] ; STATUS[2] ; CLK ; CLK ; None ; None ; 3.338 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[4] ; STATUS[5] ; CLK ; CLK ; None ; None ; 2.591 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[4] ; STATUS[3] ; CLK ; CLK ; None ; None ; 2.591 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[4] ; STATUS[4] ; CLK ; CLK ; None ; None ; 2.591 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[4] ; STATUS[0] ; CLK ; CLK ; None ; None ; 2.591 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[4] ; STATUS[1] ; CLK ; CLK ; None ; None ; 2.591 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[4] ; STATUS[2] ; CLK ; CLK ; None ; None ; 2.591 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[3] ; STATUS[5] ; CLK ; CLK ; None ; None ; 2.474 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[3] ; STATUS[3] ; CLK ; CLK ; None ; None ; 2.474 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[3] ; STATUS[4] ; CLK ; CLK ; None ; None ; 2.474 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[3] ; STATUS[0] ; CLK ; CLK ; None ; None ; 2.474 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[3] ; STATUS[1] ; CLK ; CLK ; None ; None ; 2.474 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[3] ; STATUS[2] ; CLK ; CLK ; None ; None ; 2.474 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[5] ; STATUS[5] ; CLK ; CLK ; None ; None ; 2.284 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[5] ; STATUS[3] ; CLK ; CLK ; None ; None ; 2.284 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[5] ; STATUS[4] ; CLK ; CLK ; None ; None ; 2.284 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[5] ; STATUS[0] ; CLK ; CLK ; None ; None ; 2.284 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[5] ; STATUS[1] ; CLK ; CLK ; None ; None ; 2.284 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; STATUS[5] ; STATUS[2] ; CLK ; CLK ; None ; None ; 2.284 ns ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
+----------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+-----------+---------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+-----------+---------+------------+
; N/A ; None ; 16.981 ns ; STATUS[0] ; DBUS[7] ; CLK ;
; N/A ; None ; 16.821 ns ; STATUS[0] ; DBUS[1] ; CLK ;
; N/A ; None ; 16.687 ns ; STATUS[1] ; DBUS[7] ; CLK ;
; N/A ; None ; 16.660 ns ; STATUS[0] ; DBUS[5] ; CLK ;
; N/A ; None ; 16.527 ns ; STATUS[1] ; DBUS[1] ; CLK ;
; N/A ; None ; 16.512 ns ; STATUS[2] ; DBUS[7] ; CLK ;
; N/A ; None ; 16.398 ns ; STATUS[0] ; DBUS[0] ; CLK ;
; N/A ; None ; 16.366 ns ; STATUS[1] ; DBUS[5] ; CLK ;
; N/A ; None ; 16.352 ns ; STATUS[2] ; DBUS[1] ; CLK ;
; N/A ; None ; 16.198 ns ; STATUS[3] ; DBUS[7] ; CLK ;
; N/A ; None ; 16.191 ns ; STATUS[2] ; DBUS[5] ; CLK ;
; N/A ; None ; 16.132 ns ; STATUS[4] ; DBUS[7] ; CLK ;
; N/A ; None ; 16.104 ns ; STATUS[1] ; DBUS[0] ; CLK ;
; N/A ; None ; 16.066 ns ; STATUS[0] ; DBUS[3] ; CLK ;
; N/A ; None ; 16.038 ns ; STATUS[3] ; DBUS[1] ; CLK ;
; N/A ; None ; 15.973 ns ; STATUS[5] ; DBUS[7] ; CLK ;
; N/A ; None ; 15.972 ns ; STATUS[4] ; DBUS[1] ; CLK ;
; N/A ; None ; 15.929 ns ; STATUS[2] ; DBUS[0] ; CLK ;
; N/A ; None ; 15.877 ns ; STATUS[3] ; DBUS[5] ; CLK ;
; N/A ; None ; 15.813 ns ; STATUS[5] ; DBUS[1] ; CLK ;
; N/A ; None ; 15.811 ns ; STATUS[4] ; DBUS[5] ; CLK ;
; N/A ; None ; 15.772 ns ; STATUS[1] ; DBUS[3] ; CLK ;
; N/A ; None ; 15.743 ns ; STATUS[0] ; DBUS[6] ; CLK ;
; N/A ; None ; 15.724 ns ; STATUS[0] ; DBUS[2] ; CLK ;
; N/A ; None ; 15.652 ns ; STATUS[5] ; DBUS[5] ; CLK ;
; N/A ; None ; 15.615 ns ; STATUS[3] ; DBUS[0] ; CLK ;
; N/A ; None ; 15.597 ns ; STATUS[2] ; DBUS[3] ; CLK ;
; N/A ; None ; 15.549 ns ; STATUS[4] ; DBUS[0] ; CLK ;
; N/A ; None ; 15.449 ns ; STATUS[1] ; DBUS[6] ; CLK ;
; N/A ; None ; 15.430 ns ; STATUS[1] ; DBUS[2] ; CLK ;
; N/A ; None ; 15.390 ns ; STATUS[5] ; DBUS[0] ; CLK ;
; N/A ; None ; 15.283 ns ; STATUS[3] ; DBUS[3] ; CLK ;
; N/A ; None ; 15.274 ns ; STATUS[2] ; DBUS[6] ; CLK ;
; N/A ; None ; 15.255 ns ; STATUS[2] ; DBUS[2] ; CLK ;
; N/A ; None ; 15.237 ns ; STATUS[0] ; DBUS[4] ; CLK ;
; N/A ; None ; 15.217 ns ; STATUS[4] ; DBUS[3] ; CLK ;
; N/A ; None ; 15.058 ns ; STATUS[5] ; DBUS[3] ; CLK ;
; N/A ; None ; 14.960 ns ; STATUS[3] ; DBUS[6] ; CLK ;
; N/A ; None ; 14.943 ns ; STATUS[1] ; DBUS[4] ; CLK ;
; N/A ; None ; 14.941 ns ; STATUS[3] ; DBUS[2] ; CLK ;
; N/A ; None ; 14.894 ns ; STATUS[4] ; DBUS[6] ; CLK ;
; N/A ; None ; 14.875 ns ; STATUS[4] ; DBUS[2] ; CLK ;
; N/A ; None ; 14.768 ns ; STATUS[2] ; DBUS[4] ; CLK ;
; N/A ; None ; 14.735 ns ; STATUS[5] ; DBUS[6] ; CLK ;
; N/A ; None ; 14.716 ns ; STATUS[5] ; DBUS[2] ; CLK ;
; N/A ; None ; 14.454 ns ; STATUS[3] ; DBUS[4] ; CLK ;
; N/A ; None ; 14.388 ns ; STATUS[4] ; DBUS[4] ; CLK ;
; N/A ; None ; 14.229 ns ; STATUS[5] ; DBUS[4] ; CLK ;
; N/A ; None ; 12.609 ns ; STATUS[3] ; ledcs ; CLK ;
; N/A ; None ; 12.426 ns ; STATUS[5] ; ledcs ; CLK ;
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