flip_latch.vhd

来自「VHDL基础的编程源代码」· VHDL 代码 · 共 65 行

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-- * 源文件:	flip_latch.vhd
-- * 模块:   	锁存器
-- * 版权:
-- *         	Copyright(C) 北京联华众科科技有限公司
-- *						www.lianhua-zhongke.com.cn
-- * 版本：  	Version 1.0
-- * 
-- * 功能说明:
-- *		   	在写入信号 wr到来时，将输入数据锁存并输出
-- *			
-- * 参数说明：
-- *	       	输出
-- *			out - 当前锁存数据
-- *
-- *			输入
-- *			in - 锁存器输入数据，在wr负沿时存入锁存器中
-- *			wr - 负沿时将输入数据存入锁存器中
-- *			reset - 复位信号，低电平有效
-- *
-- *			参数
-- *			data_width - 锁存器数据宽度
-- *
-- * 变更记录: 
-- *         2006.01.28, 新建
-- *
-- *****************************************************************************/
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_unsigned.all;

ENTITY flip_latch IS
	GENERIC
	(
		data_width : INTEGER RANGE 0 TO 31:= 4
	);
	
	PORT
	(
		data_out : OUT STD_LOGIC_VECTOR(data_width-1 downto 0);

		data_in : IN STD_LOGIC_VECTOR(data_width-1 downto 0);
		wr		: IN STD_LOGIC;
		reset 	: IN STD_LOGIC
	);
	
END flip_latch;


ARCHITECTURE flip_latch_architecture OF flip_latch IS	
BEGIN
	
	PROCESS(wr, reset)
	BEGIN		
		IF (reset = '0') THEN
			data_out <= CONV_STD_LOGIC_VECTOR(0, data_width);
		ELSIF(wr = '0' AND wr'EVENT) THEN
			data_out <= data_in;
		END IF;
		
	END PROCESS;

END flip_latch_architecture;