or16.v

控制两组,每组三个电梯的verilog实现

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    23:11:08 12/19/06
// Design Name:    
// Module Name:    or16
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module or16(in_0,in_1,in_2,in_3,in_4,in_5,in_6,in_7,in_8,in_9,in_10,in_11,in_12,in_13,in_14,in_15,out);
parameter width = 8;
input [width-1:0] in_0,in_1,in_2,in_3,in_4,in_5,in_6,in_7,in_8,in_9,in_10,in_11,in_12,in_13,in_14,in_15;
output [width-1:0] out;
assign out = in_0[1:0]>0 ? in_0:	 
            in_1[1:0]>0 ? in_1:
				in_2[1:0]>0 ? in_2:
				in_3[1:0]>0 ? in_3:
				in_4[1:0]>0 ? in_4:
				in_5[1:0]>0 ? in_5:
				in_6[1:0]>0 ? in_6:
				in_7[1:0]>0 ? in_7: 
				in_8[1:0]>0 ? in_8:
				in_9[1:0]>0 ? in_9:
				in_10[1:0]>0 ? in_10:
				in_11[1:0]>0 ? in_11:
				in_12[1:0]>0 ? in_12:
				in_13[1:0]>0 ? in_13:
				in_14[1:0]>0 ? in_14:
				in_15[1:0]>0 ? in_15:	0 ;

endmodule