mem.v

来自「用VHDL设计具有简单MIPS功能的源码」· Verilog 代码 · 共 34 行

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// mem.v
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// the implementation for MEM unit
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module MEM(
//input
	clk,
	M_WriteMem,
	M_ALUResult,
	M_B,
//output
	MEMDataOut
	);
input clk, M_WriteMem;
input [31:0] M_ALUResult;
input [31:0] M_B;
output [31:0] MEMDataOut;
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// data memory instantiation
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datamem dataram(
	.address(M_ALUResult[5:2]),
	.clock(clk),
	.data(M_B),
	.wren(M_WriteMem),
	.q(MEMDataOut));
endmodule