📄 cnt4.vhd
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT2 IS
PORT(CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));
END;
ARCHITECTURE DM OF CNT2 IS
SIGNAL Q1: STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
Q1<=Q1+1;
END IF;
END PROCESS;
Q<=Q1;
END DM;
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