cnt_fry_hier_info

本程序功能是由VHDL语言实现对频率的测量

|cnt_fry
clk => dat0[2].CLK
clk => dat0[1].CLK
clk => dat0[0].CLK
clk => dat1[3].CLK
clk => dat1[2].CLK
clk => dat1[1].CLK
clk => dat1[0].CLK
clk => dat2[3].CLK
clk => dat2[2].CLK
clk => dat2[1].CLK
clk => dat2[0].CLK
clk => dat3[3].CLK
clk => dat3[2].CLK
clk => dat3[1].CLK
clk => dat3[0].CLK
clk => dat4[3].CLK
clk => dat4[2].CLK
clk => dat4[1].CLK
clk => dat4[0].CLK
clk => dat5[3].CLK
clk => dat5[2].CLK
clk => dat5[1].CLK
clk => dat5[0].CLK
clk => dat0[3].CLK
rst => i295.IN1
rst => i296.OUTPUTSELECT
rst => i297.IN1
rst => i298.OUTPUTSELECT
rst => i300.OUTPUTSELECT
rst => i302.OUTPUTSELECT
rst => i304.OUTPUTSELECT
rst => i306.OUTPUTSELECT
rst => i308.OUTPUTSELECT
rst => i310.OUTPUTSELECT
rst => i312.OUTPUTSELECT
rst => i314.OUTPUTSELECT
rst => i316.OUTPUTSELECT
rst => i318.OUTPUTSELECT
rst => i320.OUTPUTSELECT
rst => i322.OUTPUTSELECT
rst => i324.OUTPUTSELECT
rst => i326.OUTPUTSELECT
rst => i328.OUTPUTSELECT
rst => i330.OUTPUTSELECT
rst => i332.OUTPUTSELECT
rst => i334.OUTPUTSELECT
rst => i336.OUTPUTSELECT
rst => i338.OUTPUTSELECT
rst => i340.OUTPUTSELECT
rst => i342.OUTPUTSELECT
clk0 => count[13].CLK
clk0 => count[12].CLK
clk0 => count[11].CLK
clk0 => count[10].CLK
clk0 => count[9]~0.CLK
clk0 => count[8]~1.CLK
clk0 => i31.CLK
clk0 => i33.CLK
clk0 => i35.CLK
clk0 => i37.CLK
clk0 => i39.CLK
clk0 => i41.CLK
clk0 => i43.CLK
clk0 => count[0]~2.CLK
clk0 => clk1khz.CLK
seg[0] <= i~31.DB_MAX_OUTPUT_PORT_TYPE
seg[1] <= i~30.DB_MAX_OUTPUT_PORT_TYPE
seg[2] <= i~29.DB_MAX_OUTPUT_PORT_TYPE
seg[3] <= i~28.DB_MAX_OUTPUT_PORT_TYPE
seg[4] <= i~27.DB_MAX_OUTPUT_PORT_TYPE
seg[5] <= i~26.DB_MAX_OUTPUT_PORT_TYPE
seg[6] <= i~25.DB_MAX_OUTPUT_PORT_TYPE
seg[7] <= i~24.DB_MAX_OUTPUT_PORT_TYPE
scan[0] <= i~23.DB_MAX_OUTPUT_PORT_TYPE
scan[1] <= i~22.DB_MAX_OUTPUT_PORT_TYPE
scan[2] <= i~21.DB_MAX_OUTPUT_PORT_TYPE
scan[3] <= i~20.DB_MAX_OUTPUT_PORT_TYPE
scan[4] <= i~19.DB_MAX_OUTPUT_PORT_TYPE
scan[5] <= i~18.DB_MAX_OUTPUT_PORT_TYPE