📄 lcd1602_driver.tan.rpt
字号:
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; current_state.DISP_SET ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; current_state.ROW1_8 ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; current_state.ROW1_7 ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; current_state.ROW1_3 ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; current_state.ROW2_2 ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; current_state.ROW1_ADDR ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; lcd_data[4]~reg0 ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.00 MHz ( period = 3.003 ns ) ; cnt[4] ; lcd_data[5]~reg0 ; clk ; clk ; None ; None ; 2.784 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; lcd_rs~reg0 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.IDLE ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.CURSOR_SET1 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_E ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_D ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_C ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_B ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_A ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_9 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW1_9 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_8 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_7 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW1_5 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW1_2 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; current_state.ROW2_1 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 333.89 MHz ( period = 2.995 ns ) ; cnt[12] ; lcd_data[0]~reg0 ; clk ; clk ; None ; None ; 2.779 ns ;
; N/A ; 335.57 MHz ( period = 2.980 ns ) ; cnt[5] ; current_state.ROW1_1 ; clk ; clk ; None ; None ; 2.762 ns ;
; N/A ; 335.57 MHz ( period = 2.980 ns ) ; cnt[5] ; current_state.ROW2_0 ; clk ; clk ; None ; None ; 2.762 ns ;
; N/A ; 335.57 MHz ( period = 2.980 ns ) ; cnt[5] ; current_state.ROW1_0 ; clk ; clk ; None ; None ; 2.762 ns ;
; N/A ; 335.57 MHz ( period = 2.980 ns ) ; cnt[5] ; current_state.ROW2_ADDR ; clk ; clk ; None ; None ; 2.762 ns ;
; N/A ; 335.57 MHz ( period = 2.980 ns ) ; cnt[5] ; lcd_data[3]~reg0 ; clk ; clk ; None ; None ; 2.762 ns ;
; N/A ; 335.57 MHz ( period = 2.980 ns ) ; cnt[5] ; lcd_data[6]~reg0 ; clk ; clk ; None ; None ; 2.762 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+----------------------+---------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+---------------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+------------------+-------------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+------------------+-------------+------------+
; N/A ; None ; 6.775 ns ; cnt[15] ; lcd_en ; clk ;
; N/A ; None ; 6.742 ns ; lcd_data[1]~reg0 ; lcd_data[1] ; clk ;
; N/A ; None ; 6.560 ns ; lcd_rs~reg0 ; lcd_rs ; clk ;
; N/A ; None ; 6.546 ns ; lcd_data[7]~reg0 ; lcd_data[7] ; clk ;
; N/A ; None ; 6.462 ns ; lcd_data[2]~reg0 ; lcd_data[2] ; clk ;
; N/A ; None ; 6.437 ns ; lcd_data[0]~reg0 ; lcd_data[0] ; clk ;
; N/A ; None ; 6.268 ns ; lcd_data[6]~reg0 ; lcd_data[6] ; clk ;
; N/A ; None ; 6.263 ns ; lcd_data[3]~reg0 ; lcd_data[3] ; clk ;
; N/A ; None ; 6.239 ns ; lcd_data[5]~reg0 ; lcd_data[5] ; clk ;
; N/A ; None ; 6.230 ns ; lcd_data[4]~reg0 ; lcd_data[4] ; clk ;
+-------+--------------+------------+------------------+-------------+------------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II 64-Bit Classic Timing Analyzer
Info: Version 9.1 Build 304 01/25/2010 Service Pack 1 SJ Full Version
Info: Processing started: Sat Oct 20 10:54:39 2012
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off lcd1602_driver -c lcd1602_driver --timing_analysis_only
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: Clock "clk" has Internal fmax of 296.21 MHz between source register "cnt[13]" and destination register "current_state.ROW2_F" (period= 3.376 ns)
Info: + Longest register to register delay is 3.158 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X7_Y27_N25; Fanout = 3; REG Node = 'cnt[13]'
Info: 2: + IC(0.737 ns) + CELL(0.410 ns) = 1.147 ns; Loc. = LCCOMB_X6_Y27_N20; Fanout = 1; COMB Node = 'Equal0~3'
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