piso4.vhd

来自「基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件」· VHDL 代码 · 共 35 行

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity piso4 is
port(clk:in std_logic;----时钟
     clr:in std_logic;----清零
     din:in std_logic_vector(3 downto 0);-----数据输入端
     dout:out std_logic);---------------------数据输出端
end;
architecture one of piso4 is
	signal cnt:std_logic_vector(1 downto 0);---4进制计数器，用于控制数据的输出
	signal q:std_logic_vector(3 downto 0);
begin
process(clk)----4进制计数器
begin
	if clk'event and clk='1' then
		cnt<=cnt+1;
	end if;
end process;
---------------------------------------
process(clk,clr)
begin
if clr='1' then q<="0000";
elsif clk'event and clk='1' then
	if cnt>"00" then----------------如果计数器大于"00"则移位
	q(3 downto 1)<=q(2 downto 0);
	elsif cnt="00" then-------------如果计数器等于"00"则加载数据
	q<=din;
	end if;
end if;
end process;
dout<=q(3);
end;