dds_top.map.rpt
来自「基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件」· RPT 代码 · 共 662 行 · 第 1/5 页
RPT
662 行
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; HDL message level ; Level2 ; Level2 ;
; Suppress Register Optimization Related Messages ; Off ; Off ;
; Number of Removed Registers Reported in Synthesis Report ; 100 ; 100 ;
; Use smart compilation ; Off ; Off ;
+--------------------------------------------------------------------+--------------------+--------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+---------------------------------------------------+-----------------+------------------------------+----------------------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+---------------------------------------------------+-----------------+------------------------------+----------------------------------------------------------------------+
; e:/altera/70/DSPBuilder/Altlib/DSPBUILDERPACK.VHD ; yes ; User VHDL File ; e:/altera/70/DSPBuilder/Altlib/DSPBUILDERPACK.VHD ;
; e:/altera/70/DSPBuilder/Altlib/DSPBUILDER.VHD ; yes ; User VHDL File ; e:/altera/70/DSPBuilder/Altlib/DSPBUILDER.VHD ;
; DDS.vhd ; yes ; User VHDL File ; D:/my_eda3/DDS/DDS.vhd ;
; dds_top.vhd ; yes ; User VHDL File ; D:/my_eda3/DDS/dds_top.vhd ;
; LPM_ADD_SUB.tdf ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/LPM_ADD_SUB.tdf ;
; addcore.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/addcore.inc ;
; look_add.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/look_add.inc ;
; bypassff.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/bypassff.inc ;
; altshift.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/altshift.inc ;
; alt_stratix_add_sub.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/alt_stratix_add_sub.inc ;
; alt_mercury_add_sub.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/alt_mercury_add_sub.inc ;
; aglobal70.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/aglobal70.inc ;
; addcore.tdf ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/addcore.tdf ;
; a_csnbuffer.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/a_csnbuffer.inc ;
; a_csnbuffer.tdf ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/a_csnbuffer.tdf ;
; bypassff.tdf ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/bypassff.tdf ;
; altshift.tdf ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/altshift.tdf ;
; altsyncram.tdf ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/altsyncram.tdf ;
; stratix_ram_block.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/stratix_ram_block.inc ;
; lpm_mux.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/lpm_mux.inc ;
; lpm_decode.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/lpm_decode.inc ;
; a_rdenreg.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/a_rdenreg.inc ;
; altrom.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/altrom.inc ;
; altram.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/altram.inc ;
; altdpram.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/altdpram.inc ;
; altqpram.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/altqpram.inc ;
; db/altsyncram_bju.tdf ; yes ; Auto-Generated Megafunction ; D:/my_eda3/DDS/db/altsyncram_bju.tdf ;
; lpm_mult.tdf ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/lpm_mult.tdf ;
; lpm_add_sub.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/lpm_add_sub.inc ;
; multcore.inc ; yes ; Megafunction ; e:/altera/70/quartus/libraries/megafunctions/multcore.inc ;
; db/mult_6h01.tdf ; yes ; Auto-Generated Megafunction ; D:/my_eda3/DDS/db/mult_6h01.tdf ;
+---------------------------------------------------+-----------------+------------------------------+----------------------------------------------------------------------+
+-----------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+-------+
; Resource ; Usage ;
+---------------------------------------------+-------+
; Total logic elements ; 126 ;
; -- Combinational with no register ; 29 ;
; -- Register only ; 12 ;
; -- Combinational with a register ; 85 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 0 ;
; -- 3 input functions ; 36 ;
; -- 2 input functions ; 75 ;
; -- 1 input functions ; 3 ;
; -- 0 input functions ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 71 ;
; -- arithmetic mode ; 55 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 10 ;
; -- asynchronous clear/load mode ; 44 ;
; ; ;
; Total registers ; 97 ;
; Total logic cells in carry chains ; 61 ;
; I/O pins ; 0 ;
; Total memory bits ; 10240 ;
; DSP block 9-bit elements ; 2 ;
; Maximum fan-out node ; clock ;
; Maximum fan-out ; 107 ;
; Total fan-out ; 565 ;
; Average fan-out ; 2.83 ;
+---------------------------------------------+-------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+---------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+---------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------+
; |dds_top ; 126 (0) ; 97 ; 10240 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; 29 (0) ; 12 (0) ; 85 (0) ; 61 (0) ; 0 (0) ; |dds_top ;
; |DDS:DDSi| ; 126 (0) ; 97 ; 10240 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; 29 (0) ; 12 (0) ; 85 (0) ; 61 (0) ; 0 (0) ; |dds_top|DDS:DDSi ;
; |AltiMult:Producti| ; 31 (31) ; 21 ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; 10 (10) ; 10 (10) ; 11 (11) ; 0 (0) ; 0 (0) ; |dds_top|DDS:DDSi|AltiMult:Producti ;
; |lpm_mult:Mult0| ; 0 (0) ; 0 ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_top|DDS:DDSi|AltiMult:Producti|lpm_mult:Mult0 ;
; |mult_6h01:auto_generated| ; 0 (0) ; 0 ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_top|DDS:DDSi|AltiMult:Producti|lpm_mult:Mult0|mult_6h01:auto_generated ;
; |SAdderSub:ParallelAdderSubtractor1i| ; 15 (0) ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (0) ; 2 (0) ; 9 (0) ; 13 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i ;
; |lpm_add_sub:\pip:genaa:U0| ; 15 (0) ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (0) ; 2 (0) ; 9 (0) ; 13 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i|lpm_add_sub:\pip:genaa:U0 ;
; |addcore:adder1[0]| ; 7 (0) ; 7 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (0) ; 5 (0) ; 5 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i|lpm_add_sub:\pip:genaa:U0|addcore:adder1[0] ;
; |a_csnbuffer:result_node| ; 7 (7) ; 7 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 5 (5) ; 5 (5) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i|lpm_add_sub:\pip:genaa:U0|addcore:adder1[0]|a_csnbuffer:result_node ;
; |addcore:adder1[1]| ; 4 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (0) ; 0 (0) ; 0 (0) ; 4 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i|lpm_add_sub:\pip:genaa:U0|addcore:adder1[1] ;
; |a_csnbuffer:result_node| ; 4 (4) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i|lpm_add_sub:\pip:genaa:U0|addcore:adder1[1]|a_csnbuffer:result_node ;
; |addcore:adder1_0[1]| ; 4 (0) ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i|lpm_add_sub:\pip:genaa:U0|addcore:adder1_0[1] ;
; |a_csnbuffer:result_node| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractor1i|lpm_add_sub:\pip:genaa:U0|addcore:adder1_0[1]|a_csnbuffer:result_node ;
; |SAdderSub:ParallelAdderSubtractori| ; 48 (0) ; 33 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 33 (0) ; 48 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori ;
; |lpm_add_sub:\pip:genaa:U0| ; 48 (0) ; 33 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 33 (0) ; 48 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori|lpm_add_sub:\pip:genaa:U0 ;
; |addcore:adder1[0]| ; 18 (0) ; 18 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 18 (0) ; 18 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori|lpm_add_sub:\pip:genaa:U0|addcore:adder1[0] ;
; |a_csnbuffer:result_node| ; 18 (18) ; 18 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 18 (18) ; 18 (18) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori|lpm_add_sub:\pip:genaa:U0|addcore:adder1[0]|a_csnbuffer:result_node ;
; |addcore:adder1[1]| ; 15 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 0 (0) ; 15 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori|lpm_add_sub:\pip:genaa:U0|addcore:adder1[1] ;
; |a_csnbuffer:result_node| ; 15 (15) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 15 (15) ; 0 (0) ; 0 (0) ; 15 (15) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori|lpm_add_sub:\pip:genaa:U0|addcore:adder1[1]|a_csnbuffer:result_node ;
; |addcore:adder1_0[1]| ; 15 (0) ; 15 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 15 (0) ; 15 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori|lpm_add_sub:\pip:genaa:U0|addcore:adder1_0[1] ;
; |a_csnbuffer:result_node| ; 15 (15) ; 15 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 15 (15) ; 15 (15) ; 0 (0) ; |dds_top|DDS:DDSi|SAdderSub:ParallelAdderSubtractori|lpm_add_sub:\pip:genaa:U0|addcore:adder1_0[1]|a_csnbuffer:result_node ;
; |SDelay:Delayi| ; 32 (32) ; 32 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 32 (32) ; 0 (0) ; 0 (0) ; |dds_top|DDS:DDSi|SDelay:Delayi ;
; |altsyncram:Mux0_rtl_0| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_top|DDS:DDSi|altsyncram:Mux0_rtl_0 ;
; |altsyncram_bju:auto_generated| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_top|DDS:DDSi|altsyncram:Mux0_rtl_0|altsyncram_bju:auto_generated ;
+---------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis RAM Summary ;
+-------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+-------+------------------+
; Name ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF ;
+-------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+-------+------------------+
; DDS:DDSi|altsyncram:Mux0_rtl_0|altsyncram_bju:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; 1024 ; 10 ; -- ; -- ; 10240 ; dds_top0.rtl.mif ;
+-------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+-------+------------------+
+------------------------------------------------+
; Analysis & Synthesis DSP Block Usage Summary ;
+----------------------------------+-------------+
; Statistic ; Number Used ;
+----------------------------------+-------------+
; Simple Multipliers (9-bit) ; 0 ;
; Simple Multipliers (18-bit) ; 1 ;
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