qiankui.vhd

基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity qiankui is
 port(input: in std_logic_vector(11 downto 0);       --输入信号
      clk:in std_logic;                         --时钟信号
      output:out std_logic_vector(7 downto 0));     --输出信号
end entity;

architecture one of qiankui is
 signal reg1:std_logic_vector(11 downto 0);
 signal reg2:std_logic_vector(11 downto 0);
 signal reg3:std_logic_vector(11 downto 0);        --自定义信号量
  begin
    process(clk,reg3)
     begin
      if clk'event and clk='1' then

 --根据前馈控制原理
-- △r(k)=r(k)-r(k-1)一次差值
--△r2(k)=△r(k)-△r(k-1)二次差值
--将两式相加，即可得下面算式
        reg1<=input;     --第一次输入量保存
        reg2<=reg1;      --第二次输入量保存
        reg3<=input-reg1-reg1+reg2; --三次输入量做运算
      end if;
        output<=reg3(7 downto 0);  --输出
     end process;
end one;