pwm_div_10k.hier_info

来自「基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件」· HIER_INFO 代码 · 共 11 行

|pwm_div_10k
clk => fout1.CLK
clk => count[0].CLK
clk => count[1].CLK
clk => count[2].CLK
clk => count[3].CLK
clk => count[4].CLK
fout <= fout1.DB_MAX_OUTPUT_PORT_TYPE