bio_polor1.vhd

来自「基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件」· VHDL 代码 · 共 23 行

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity bio_polor1 is
 port(ctrl:in std_logic_vector(7 downto 0); ----PWM控制信号
      clk:in std_logic;             ------------10kHz时钟信号
      pwm:out std_logic);             ----------单路PWM波输出
end entity;
architecture one of bio_polor1 is
  begin
   process(clk)
     variable cnt:std_logic_vector(7 downto 0);  --计时变量
    begin
     if clk'event and clk='1' then
         if cnt="11111111" then  cnt:="00000000";
         elsif cnt<=ctrl then  -------如果计数值小于控制量，                          
            pwm<='1';cnt:=cnt+1;  ------输出高电平，计数值加一       
         else pwm<='0';cnt:=cnt+1; ----否则控制量输出低电平，计数值加一  
         end if;
    end if;                            --如此不断循环，产生相应PWM波控制量
  end process;
end one;