fenpin.hier_info

vhdl的铜须等

|fenpin
clk => q.CLK
clk => cnt[0].CLK
clk => cnt[1].CLK
clk => cnt[2].CLK
clk => cnt[3].CLK
clk => cnt[4].CLK
clk => cnt[5].CLK
clk => cnt[6].CLK
clk => cnt[7].CLK
clk => cnt[8].CLK
clk1hz <= q.DB_MAX_OUTPUT_PORT_TYPE