i2c_eeprom.tan.rpt

VHDL语言写的IIC实现EEPROM

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; Option                                                ; Setting            ; From ; To ; Entity Name ;
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; Device Name                                           ; EP2C8Q208C8        ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk1            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk1'                                                                                                                                                                                                                                                                                                           ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------------------------------+----------------------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                                   ; To                                                       ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------------------------------+----------------------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 129.17 MHz ( period = 7.742 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|stop_state.stop_bit      ; clk1       ; clk1     ; None                        ; None                      ; 3.608 ns                ;
; N/A                                     ; 129.70 MHz ( period = 7.710 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_state.sh8out_bit5 ; clk1       ; clk1     ; None                        ; None                      ; 3.590 ns                ;
; N/A                                     ; 134.19 MHz ( period = 7.452 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_buf[3]            ; clk1       ; clk1     ; None                        ; None                      ; 3.427 ns                ;
; N/A                                     ; 134.19 MHz ( period = 7.452 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_buf[2]            ; clk1       ; clk1     ; None                        ; None                      ; 3.427 ns                ;
; N/A                                     ; 134.19 MHz ( period = 7.452 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_buf[7]            ; clk1       ; clk1     ; None                        ; None                      ; 3.427 ns                ;
; N/A                                     ; 134.19 MHz ( period = 7.452 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_buf[6]            ; clk1       ; clk1     ; None                        ; None                      ; 3.427 ns                ;
; N/A                                     ; 134.19 MHz ( period = 7.452 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_buf[5]            ; clk1       ; clk1     ; None                        ; None                      ; 3.427 ns                ;
; N/A                                     ; 134.19 MHz ( period = 7.452 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_buf[4]            ; clk1       ; clk1     ; None                        ; None                      ; 3.427 ns                ;
; N/A                                     ; 138.31 MHz ( period = 7.230 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|link_sda                 ; clk1       ; clk1     ; None                        ; None                      ; 3.351 ns                ;
; N/A                                     ; 139.74 MHz ( period = 7.156 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_state.sh8out_bit2 ; clk1       ; clk1     ; None                        ; None                      ; 3.312 ns                ;
; N/A                                     ; 141.60 MHz ( period = 7.062 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_state.sh8out_bit1 ; clk1       ; clk1     ; None                        ; None                      ; 3.265 ns                ;
; N/A                                     ; 142.61 MHz ( period = 7.012 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_buf[0]            ; clk1       ; clk1     ; None                        ; None                      ; 3.241 ns                ;
; N/A                                     ; 146.58 MHz ( period = 6.822 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_state.sh8out_bit3 ; clk1       ; clk1     ; None                        ; None                      ; 3.145 ns                ;
; N/A                                     ; 146.71 MHz ( period = 6.816 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8out_state.sh8out_bit4 ; clk1       ; clk1     ; None                        ; None                      ; 3.142 ns                ;
; N/A                                     ; 146.84 MHz ( period = 6.810 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8in_state.sh8in_end    ; clk1       ; clk1     ; None                        ; None                      ; 3.134 ns                ;
; N/A                                     ; 146.84 MHz ( period = 6.810 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8in_state.sh8in_bit0   ; clk1       ; clk1     ; None                        ; None                      ; 3.134 ns                ;
; N/A                                     ; 146.84 MHz ( period = 6.810 ns )                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|scl                    ; i2c_top:inst|i2c_wr:i2c_wr_inst|sh8in_state.sh8in_bit1   ; clk1       ; clk1     ; None                        ; None                      ; 3.134 ns                ;