adc0809.hier_info

用CPLD/FPGA驱动ADC0809芯片的VHDL源程序

|adc0809
d[0] => regl[0].DATAIN
d[1] => regl[1].DATAIN
d[2] => regl[2].DATAIN
d[3] => regl[3].DATAIN
d[4] => regl[4].DATAIN
d[5] => regl[5].DATAIN
d[6] => regl[6].DATAIN
d[7] => regl[7].DATAIN
clk => qq[7].CLK
clk => qq[6].CLK
clk => qq[5].CLK
clk => qq[4].CLK
clk => qq[3].CLK
clk => qq[2].CLK
clk => qq[1].CLK
clk => qq[0].CLK
clk => clk1~reg0.CLK
clk => current_state~7.IN1
eoc => next_state.st5.DATAB
eoc => Selector0.IN3
eoc => Selector1.IN0
clk1 <= clk1~reg0.DB_MAX_OUTPUT_PORT_TYPE
start <= com~1.DB_MAX_OUTPUT_PORT_TYPE
ale <= com~0.DB_MAX_OUTPUT_PORT_TYPE
en <= en~0.DB_MAX_OUTPUT_PORT_TYPE
abc_in[0] => abc_out[0].DATAIN
abc_in[1] => abc_out[1].DATAIN
abc_in[2] => abc_out[2].DATAIN
abc_out[0] <= abc_in[0].DB_MAX_OUTPUT_PORT_TYPE
abc_out[1] <= abc_in[1].DB_MAX_OUTPUT_PORT_TYPE
abc_out[2] <= abc_in[2].DB_MAX_OUTPUT_PORT_TYPE
q[0] <= regl[0].DB_MAX_OUTPUT_PORT_TYPE
q[1] <= regl[1].DB_MAX_OUTPUT_PORT_TYPE
q[2] <= regl[2].DB_MAX_OUTPUT_PORT_TYPE
q[3] <= regl[3].DB_MAX_OUTPUT_PORT_TYPE
q[4] <= regl[4].DB_MAX_OUTPUT_PORT_TYPE
q[5] <= regl[5].DB_MAX_OUTPUT_PORT_TYPE
q[6] <= regl[6].DB_MAX_OUTPUT_PORT_TYPE
q[7] <= regl[7].DB_MAX_OUTPUT_PORT_TYPE