seg70.map.summary

来自「CPLD开发板VHDL源程序并附上开发板的原理图」· SUMMARY 代码 · 共 10 行

SUMMARY
10 行
字号 
Analysis & Synthesis Status : Successful - Sat Oct 11 21:19:26 2008
Quartus II Version : 7.1 Build 156 04/30/2007 SJ Full Version
Revision Name : seg70
Top-level Entity Name : seg70
Family : MAX II
Total logic elements : 30
Total pins : 18
Total virtual pins : 0
UFM blocks : 0

seg70.map.summary - 源码说明

本页面展示了「CPLD开发板VHDL源程序并附上开发板的原理图」中的 seg70.map.summary 源码文件，采用 SUMMARY 编程语言编写，共 10 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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