i2c.hier_info

CPLD开发板VHDL源程序并附上开发板的原理图

|i2c
clk => cnt_delay[18].CLK
clk => cnt_delay[17].CLK
clk => cnt_delay[16].CLK
clk => cnt_delay[15].CLK
clk => cnt_delay[14].CLK
clk => cnt_delay[13].CLK
clk => cnt_delay[12].CLK
clk => cnt_delay[11].CLK
clk => cnt_delay[10].CLK
clk => cnt_delay[9].CLK
clk => cnt_delay[8].CLK
clk => cnt_delay[7].CLK
clk => cnt_delay[6].CLK
clk => cnt_delay[5].CLK
clk => cnt_delay[4].CLK
clk => cnt_delay[3].CLK
clk => cnt_delay[2].CLK
clk => cnt_delay[1].CLK
clk => cnt_delay[0].CLK
clk => clk_div[7].CLK
clk => clk_div[6].CLK
clk => clk_div[5].CLK
clk => clk_div[4].CLK
clk => clk_div[3].CLK
clk => clk_div[2].CLK
clk => clk_div[1].CLK
clk => clk_div[0].CLK
clk => phase0.CLK
clk => phase1.CLK
clk => phase2.CLK
clk => phase3.CLK
clk => start_delaycnt.CLK
clk => main_state[1].CLK
clk => main_state[0].CLK
clk => i2c_state[2].CLK
clk => i2c_state[1].CLK
clk => i2c_state[0].CLK
clk => inner_state[3].CLK
clk => inner_state[2].CLK
clk => inner_state[1].CLK
clk => inner_state[0].CLK
clk => scl_xhdl1.CLK
clk => sda_buf.CLK
clk => link.CLK
clk => writeData_reg[7].CLK
clk => writeData_reg[6].CLK
clk => writeData_reg[5].CLK
clk => writeData_reg[4].CLK
clk => writeData_reg[3].CLK
clk => writeData_reg[2].CLK
clk => writeData_reg[1].CLK
clk => writeData_reg[0].CLK
clk => readData_reg[7].CLK
clk => readData_reg[6].CLK
clk => readData_reg[5].CLK
clk => readData_reg[4].CLK
clk => readData_reg[3].CLK
clk => readData_reg[2].CLK
clk => readData_reg[1].CLK
clk => readData_reg[0].CLK
clk => cnt_scan[11].CLK
clk => cnt_scan[10].CLK
clk => cnt_scan[9].CLK
clk => cnt_scan[8].CLK
clk => cnt_scan[7].CLK
clk => cnt_scan[6].CLK
clk => cnt_scan[5].CLK
clk => cnt_scan[4].CLK
clk => cnt_scan[3].CLK
clk => cnt_scan[2].CLK
clk => cnt_scan[1].CLK
clk => cnt_scan[0].CLK
clk => en_xhdl3[1].CLK
clk => en_xhdl3[0].CLK
clk => cnt_delay[19].CLK
rst => process2~0.IN0
data_in[0] => Mux~83.IN0
data_in[1] => Mux~82.IN0
data_in[2] => Mux~81.IN0
data_in[3] => Mux~80.IN0
scl <= scl_xhdl1.DB_MAX_OUTPUT_PORT_TYPE
sda <= temp_xhdl6~0
wr_input => process2~1.IN0
rd_input => process2~2.IN0
lowbit <= <GND>
en[0] <= en_xhdl3[0].DB_MAX_OUTPUT_PORT_TYPE
en[1] <= en_xhdl3[1].DB_MAX_OUTPUT_PORT_TYPE
seg_data[0] <= <VCC>
seg_data[1] <= seg_data_xhdl4~6.DB_MAX_OUTPUT_PORT_TYPE
seg_data[2] <= seg_data_xhdl4~5.DB_MAX_OUTPUT_PORT_TYPE
seg_data[3] <= seg_data_xhdl4~4.DB_MAX_OUTPUT_PORT_TYPE
seg_data[4] <= seg_data_xhdl4~3.DB_MAX_OUTPUT_PORT_TYPE
seg_data[5] <= seg_data_xhdl4~2.DB_MAX_OUTPUT_PORT_TYPE
seg_data[6] <= seg_data_xhdl4~1.DB_MAX_OUTPUT_PORT_TYPE
seg_data[7] <= seg_data_xhdl4~0.DB_MAX_OUTPUT_PORT_TYPE