serial.hier_info

CPLD开发板VHDL源程序并附上开发板的原理图

|serial
clk => cnt_delay[18].CLK
clk => cnt_delay[17].CLK
clk => cnt_delay[16].CLK
clk => cnt_delay[15].CLK
clk => cnt_delay[14].CLK
clk => cnt_delay[13].CLK
clk => cnt_delay[12].CLK
clk => cnt_delay[11].CLK
clk => cnt_delay[10].CLK
clk => cnt_delay[9].CLK
clk => cnt_delay[8].CLK
clk => cnt_delay[7].CLK
clk => cnt_delay[6].CLK
clk => cnt_delay[5].CLK
clk => cnt_delay[4].CLK
clk => cnt_delay[3].CLK
clk => cnt_delay[2].CLK
clk => cnt_delay[1].CLK
clk => cnt_delay[0].CLK
clk => start_delaycnt.CLK
clk => key_entry1.CLK
clk => div_reg[15].CLK
clk => div_reg[14].CLK
clk => div_reg[13].CLK
clk => div_reg[12].CLK
clk => div_reg[11].CLK
clk => div_reg[10].CLK
clk => div_reg[9].CLK
clk => div_reg[8].CLK
clk => div_reg[7].CLK
clk => div_reg[6].CLK
clk => div_reg[5].CLK
clk => div_reg[4].CLK
clk => div_reg[3].CLK
clk => div_reg[2].CLK
clk => div_reg[1].CLK
clk => div_reg[0].CLK
clk => clkbaud8x.CLK
clk => cnt_delay[19].CLK
rst => process8~0.IN0
rxd => rxd_reg1.DATAIN
txd <= txd_reg.DB_MAX_OUTPUT_PORT_TYPE
en[0] <= <GND>
en[1] <= <GND>
en[2] <= <GND>
en[3] <= <GND>
en[4] <= <GND>
en[5] <= <GND>
en[6] <= <GND>
en[7] <= <GND>
seg_data[0] <= <VCC>
seg_data[1] <= seg_data~6.DB_MAX_OUTPUT_PORT_TYPE
seg_data[2] <= seg_data~5.DB_MAX_OUTPUT_PORT_TYPE
seg_data[3] <= seg_data~4.DB_MAX_OUTPUT_PORT_TYPE
seg_data[4] <= seg_data~3.DB_MAX_OUTPUT_PORT_TYPE
seg_data[5] <= seg_data~2.DB_MAX_OUTPUT_PORT_TYPE
seg_data[6] <= seg_data~1.DB_MAX_OUTPUT_PORT_TYPE
seg_data[7] <= seg_data~0.DB_MAX_OUTPUT_PORT_TYPE
key_input => key_entry1~0.OUTPUTSELECT
key_input => process0~0.IN0
lowbit <= <GND>