clock.hier_info

CPLD开发板VHDL源程序并附上开发板的原理图

|clock
seg[0] <= decode47:inst6.qout[0]
seg[1] <= decode47:inst6.qout[1]
seg[2] <= decode47:inst6.qout[2]
seg[3] <= decode47:inst6.qout[3]
seg[4] <= decode47:inst6.qout[4]
seg[5] <= decode47:inst6.qout[5]
seg[6] <= decode47:inst6.qout[6]
seg[7] <= decode47:inst6.qout[7]
clk => fen100:inst2.clk
clk => fen1:inst.clk
rst => fen100:inst2.rst
rst => sel:inst5.rst
rst => fen1:inst.rst
rst => fen60:inst3.rst
rst => fen60:inst7.rst
rst => fen24:inst4.rst
sel[0] <= sel:inst5.sel[0]
sel[1] <= sel:inst5.sel[1]
sel[2] <= sel:inst5.sel[2]
sel[3] <= sel:inst5.sel[3]
sel[4] <= sel:inst5.sel[4]
sel[5] <= sel:inst5.sel[5]
sel[6] <= sel:inst5.sel[6]
sel[7] <= sel:inst5.sel[7]


|clock|decode47:inst6
qin[0] => Mux~0.IN19
qin[0] => Mux~1.IN19
qin[0] => Mux~2.IN19
qin[0] => Mux~3.IN19
qin[0] => Mux~4.IN19
qin[0] => Mux~5.IN19
qin[0] => Mux~6.IN19
qin[1] => Mux~0.IN18
qin[1] => Mux~1.IN18
qin[1] => Mux~2.IN18
qin[1] => Mux~3.IN18
qin[1] => Mux~4.IN18
qin[1] => Mux~5.IN18
qin[1] => Mux~6.IN18
qin[2] => Mux~0.IN17
qin[2] => Mux~1.IN17
qin[2] => Mux~2.IN17
qin[2] => Mux~3.IN17
qin[2] => Mux~4.IN17
qin[2] => Mux~5.IN17
qin[2] => Mux~6.IN17
qin[3] => Mux~0.IN16
qin[3] => Mux~1.IN16
qin[3] => Mux~2.IN16
qin[3] => Mux~3.IN16
qin[3] => Mux~4.IN16
qin[3] => Mux~5.IN16
qin[3] => Mux~6.IN16
qout[0] <= <VCC>
qout[1] <= Mux~6.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= Mux~5.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= Mux~4.DB_MAX_OUTPUT_PORT_TYPE
qout[4] <= Mux~3.DB_MAX_OUTPUT_PORT_TYPE
qout[5] <= Mux~2.DB_MAX_OUTPUT_PORT_TYPE
qout[6] <= Mux~1.DB_MAX_OUTPUT_PORT_TYPE
qout[7] <= Mux~0.DB_MAX_OUTPUT_PORT_TYPE


|clock|sel:inst5
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => sel[7]~reg0.CLK
clk => sel[6]~reg0.CLK
clk => sel[5]~reg0.CLK
clk => sel[4]~reg0.CLK
clk => sel[3]~reg0.CLK
clk => sel[2]~reg0.CLK
clk => sel[1]~reg0.CLK
clk => sel[0]~reg0.CLK
clk => qout[3]~reg0.CLK
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => cnt[2].CLK
rst => process0~0.IN0
qin1[0] => Mux~3.IN2
qin1[1] => Mux~2.IN2
qin1[2] => Mux~1.IN2
qin1[3] => Mux~0.IN2
qin2[0] => Mux~3.IN3
qin2[1] => Mux~2.IN3
qin2[2] => Mux~1.IN3
qin2[3] => Mux~0.IN3
qin3[0] => Mux~3.IN4
qin3[1] => Mux~2.IN4
qin3[2] => Mux~1.IN4
qin3[3] => Mux~0.IN4
qin4[0] => Mux~3.IN5
qin4[1] => Mux~2.IN5
qin4[2] => Mux~1.IN5
qin4[3] => Mux~0.IN5
qin5[0] => Mux~3.IN6
qin5[1] => Mux~2.IN6
qin5[2] => Mux~1.IN6
qin5[3] => Mux~0.IN6
qin6[0] => Mux~3.IN7
qin6[1] => Mux~2.IN7
qin6[2] => Mux~1.IN7
qin6[3] => Mux~0.IN7
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[0] <= sel[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[1] <= sel[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[2] <= sel[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[3] <= sel[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[4] <= sel[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[5] <= sel[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[6] <= sel[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[7] <= sel[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock|fen100:inst2
clk => cnt[13].CLK
clk => cnt[12].CLK
clk => cnt[11].CLK
clk => cnt[10].CLK
clk => cnt[9].CLK
clk => cnt[8].CLK
clk => cnt[7].CLK
clk => cnt[6].CLK
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => qout~reg0.CLK
clk => cnt[14].CLK
rst => process0~0.IN0
qout <= qout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock|fen60:inst3
clk => tem1[2].CLK
clk => tem1[1].CLK
clk => tem1[0].CLK
clk => tem2[3].CLK
clk => tem2[2].CLK
clk => tem2[1].CLK
clk => tem2[0].CLK
clk => carry~reg0.CLK
clk => tem1[3].CLK
rst => process0~0.IN0
qout1[0] <= tem1[0].DB_MAX_OUTPUT_PORT_TYPE
qout1[1] <= tem1[1].DB_MAX_OUTPUT_PORT_TYPE
qout1[2] <= tem1[2].DB_MAX_OUTPUT_PORT_TYPE
qout1[3] <= tem1[3].DB_MAX_OUTPUT_PORT_TYPE
qout2[0] <= tem2[0].DB_MAX_OUTPUT_PORT_TYPE
qout2[1] <= tem2[1].DB_MAX_OUTPUT_PORT_TYPE
qout2[2] <= tem2[2].DB_MAX_OUTPUT_PORT_TYPE
qout2[3] <= tem2[3].DB_MAX_OUTPUT_PORT_TYPE
carry <= carry~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock|fen1:inst
clk => cnt[24].CLK
clk => cnt[23].CLK
clk => cnt[22].CLK
clk => cnt[21].CLK
clk => cnt[20].CLK
clk => cnt[19].CLK
clk => cnt[18].CLK
clk => cnt[17].CLK
clk => cnt[16].CLK
clk => cnt[15].CLK
clk => cnt[14].CLK
clk => cnt[13].CLK
clk => cnt[12].CLK
clk => cnt[11].CLK
clk => cnt[10].CLK
clk => cnt[9].CLK
clk => cnt[8].CLK
clk => cnt[7].CLK
clk => cnt[6].CLK
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => qout~reg0.CLK
clk => cnt[25].CLK
rst => process0~0.IN0
qout <= qout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock|fen60:inst7
clk => tem1[2].CLK
clk => tem1[1].CLK
clk => tem1[0].CLK
clk => tem2[3].CLK
clk => tem2[2].CLK
clk => tem2[1].CLK
clk => tem2[0].CLK
clk => carry~reg0.CLK
clk => tem1[3].CLK
rst => process0~0.IN0
qout1[0] <= tem1[0].DB_MAX_OUTPUT_PORT_TYPE
qout1[1] <= tem1[1].DB_MAX_OUTPUT_PORT_TYPE
qout1[2] <= tem1[2].DB_MAX_OUTPUT_PORT_TYPE
qout1[3] <= tem1[3].DB_MAX_OUTPUT_PORT_TYPE
qout2[0] <= tem2[0].DB_MAX_OUTPUT_PORT_TYPE
qout2[1] <= tem2[1].DB_MAX_OUTPUT_PORT_TYPE
qout2[2] <= tem2[2].DB_MAX_OUTPUT_PORT_TYPE
qout2[3] <= tem2[3].DB_MAX_OUTPUT_PORT_TYPE
carry <= carry~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock|fen24:inst4
clk => tem1[2].CLK
clk => tem1[1].CLK
clk => tem1[0].CLK
clk => tem2[3].CLK
clk => tem2[2].CLK
clk => tem2[1].CLK
clk => tem2[0].CLK
clk => carry~reg0.CLK
clk => tem1[3].CLK
rst => process0~0.IN0
qout1[0] <= tem1[0].DB_MAX_OUTPUT_PORT_TYPE
qout1[1] <= tem1[1].DB_MAX_OUTPUT_PORT_TYPE
qout1[2] <= tem1[2].DB_MAX_OUTPUT_PORT_TYPE
qout1[3] <= tem1[3].DB_MAX_OUTPUT_PORT_TYPE
qout2[0] <= tem2[0].DB_MAX_OUTPUT_PORT_TYPE
qout2[1] <= tem2[1].DB_MAX_OUTPUT_PORT_TYPE
qout2[2] <= tem2[2].DB_MAX_OUTPUT_PORT_TYPE
qout2[3] <= tem2[3].DB_MAX_OUTPUT_PORT_TYPE
carry <= carry~reg0.DB_MAX_OUTPUT_PORT_TYPE