📄 clock.tan.rpt
字号:
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------+------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------+------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 14.71 MHz ( period = 68.000 ns ) ; h2_cnt[1] ; data4[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 14.71 MHz ( period = 68.000 ns ) ; h2_cnt[0] ; data4[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 16.95 MHz ( period = 59.000 ns ) ; h1_cnt[3] ; data4[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 17.24 MHz ( period = 58.000 ns ) ; h1_cnt[2] ; data4[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 17.24 MHz ( period = 58.000 ns ) ; h1_cnt[1] ; data4[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 17.24 MHz ( period = 58.000 ns ) ; h1_cnt[0] ; data4[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 20.41 MHz ( period = 49.000 ns ) ; m2_cnt[2] ; data4[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 20.41 MHz ( period = 49.000 ns ) ; m2_cnt[1] ; data4[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 20.41 MHz ( period = 49.000 ns ) ; m2_cnt[0] ; data4[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 25.00 MHz ( period = 40.000 ns ) ; m1_cnt[2] ; data4[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 25.00 MHz ( period = 40.000 ns ) ; m1_cnt[1] ; data4[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 25.00 MHz ( period = 40.000 ns ) ; m1_cnt[0] ; data4[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 25.00 MHz ( period = 40.000 ns ) ; m1_cnt[3] ; data4[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 32.26 MHz ( period = 31.000 ns ) ; s2_cnt[2] ; data4[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 32.26 MHz ( period = 31.000 ns ) ; s2_cnt[1] ; data4[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 32.26 MHz ( period = 31.000 ns ) ; s2_cnt[0] ; data4[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; s1_cnt[2] ; data4[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; s1_cnt[1] ; data4[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; s1_cnt[0] ; data4[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; s1_cnt[3] ; data4[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; h2_cnt[1] ; h1_over ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; h2_cnt[0] ; h1_over ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; h2_cnt[1] ; h1_cnt[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; h2_cnt[0] ; h1_cnt[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; h2_cnt[1] ; h1_cnt[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; h2_cnt[0] ; h1_cnt[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; en_xhdl[0] ; data4[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; en_xhdl[7] ; data4[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; en_xhdl[6] ; data4[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; en_xhdl[5] ; data4[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; en_xhdl[4] ; data4[1] ; clk ; clk ; None ; None ; 9.000 ns ;
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